KR100417542B1 - 적응적인 이득 및 위상 조절 제어 시스템 및 방법 - Google Patents

적응적인 이득 및 위상 조절 제어 시스템 및 방법 Download PDF

Info

Publication number
KR100417542B1
KR100417542B1 KR10-2000-0047420A KR20000047420A KR100417542B1 KR 100417542 B1 KR100417542 B1 KR 100417542B1 KR 20000047420 A KR20000047420 A KR 20000047420A KR 100417542 B1 KR100417542 B1 KR 100417542B1
Authority
KR
South Korea
Prior art keywords
adjustment
error signal
gain
phase
error
Prior art date
Application number
KR10-2000-0047420A
Other languages
English (en)
Other versions
KR20010039821A (ko
Inventor
그하나단레자
마이어로버트에반
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR20010039821A publication Critical patent/KR20010039821A/ko
Application granted granted Critical
Publication of KR100417542B1 publication Critical patent/KR100417542B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
    • H03F1/3229—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction
    • H03F1/3235—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction using a pilot signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion

Abstract

적응적 이득 및/또는 위상 제어 시스템은 개선된 성능을 제공하기 위해 이득 및/또는 위상 조절 분해능(adjustment resolution)을 적응시킨다. 예를 들면, 적응적 이득 및/또는 위상 제어 시스템은 에러 신호(들)의 함수로서 이득 및 위상 조절을 위한 조절 분해능을 적응시킨다. (널(null)로부터 먼) 큰 에러 신호(들)에 응답하여, 적응적 이득 및/또는 위상 시스템은 조절 분해능을 감소시키며, 이는 보다 빠른 수렴 속도를 초래한다. 피드-포워드 디스토션 저감 시스템에서, 조절 분해능의 감소는 증폭기의 과도 응답(예를 들면, 어떤 세트의 동작 조건들이 주어지면, 증폭기가 변화하는 입력에 고속 응답하는 정도)을 개선한다. 위상 및 이득 조절이 널에 접근하도록 행해짐에 따라, 에러 신호가 감소하며, 적응적 디스토션 저감 시스템은 조절 분해능을 증가시킨다. 에러 신호가 널에 접근할 때 조절 분해능을 증가시킴으로써, 보다 양호한 위상 또는 이득 조절이 이루어지며, 이는 에러 신호를 더욱 감소시킨다. 예를 들면, 피드-포워드 디스토션 저감 시스템에서, 이러한 방안은 증폭기의 과도 응답을 희생하지 않고 제한된 분해능으로 인해 에러 신호가 널 이상으로 반복 점프하는 것을 방지할 수 있다.

Description

적응적인 이득 및 위상 조절 제어 시스템 및 방법{Adaptive gain and/or phase adjustment control system and method}
본 발명은, 예컨대 디스토션 저감 시스템(distortion reduction system)에서 결합 신호(combining signal)들간의 상대 위상 및/또는 이득을 조절하기 위한 이득 및/또는 위상 조절 시스템에 관한 것이다.
증폭기들은 신호에 원하지 않는 디스토션을 종종 부가하며, 이에 의해 디스토션 성분 또는 비선형 성분과, 신호 성분을 포함하는 출력 신호가 생성된다. 디스토션은 입력 신호에 부가되거나 그 입력 신호에 악영향을 주는 어떤 원하지 않는 신호들을 포함한다. 그러므로, 증폭기에 의해 생성되는 디스토션을 실질적으로 제거하거나 크게 감소시킬 수 있는 기술들을 고안하는 것이 필요하다.
각종 입력 패턴들과의 증폭기 선형성을 개선하기 위해 현재의 증폭기들에는 일반적으로 피드-포워드 보정(feed-forward correction)이 적용된다. 피드-포워드 보정의 핵심은 증폭기에 의해 생성되는 상호변조(IMD: intermodulation) 성분들과 같은 디스토션을 조절하여, 최종 합산 지점(final summing point)에서 디스토션이 소거되도록 하는 것이다. 입력 RF 캐리어 패턴뿐만 아니라 결과적인 디스토션 위치의 비예측성으로 인해, 알려진 주파수 성분, 즉, 파일럿 신호가 증폭 처리에 의해 생성된 디스토션과 함께 주 신호 경로에 주입된다. 피드-포워드 증폭기들에서, 피드-포워드 디스토션 저감 회로는 디스토션과 함께 파일럿 신호를 최소화한다. 이와 같이, 파일럿 신호를 검출하여 소거하기 위하여 피드-포워드 디스토션 저감 회로를 설계함으로써, 디스토션이 또한 제거될 수 있다.
파일럿 신호는 전기 회로의 동작 주파수 대역 근처에 스펙트럼으로 위치한 적어도 하나의 주파수 성분을 포함하는 전기 신호이다. 그 파일럿 신호의 보다 완전한 설명이 도 1에 도시되어 있으며, 도 1은 파일럿 신호의 위치를 포함하는 RF 증폭기의 주파수 응답을 나타낸다. 파일럿 신호는 동작 대역의 하부 에지(lower edge)의 근처(예를 들면, 파일럿1) 또는 동작 대역의 상부 에지(upper edge)의 근처(예를 들면, 파일럿2)에 위치될 수 있다. 파일럿 신호는 중심 주파수가 f0인 동작 대역의 에지로부터 △f의 스펙트럼 거리에 위치된다. 파일럿 신호의 전기적 특성(예를 들면, 진폭, 위상 응답, 스펙트럼 내용)은 알려져 있다. 파일럿 신호가 어떤 진폭의 1개 또는 2개의 스텍트럼 성분을 갖는 것으로 도시되어 있지만, 파일럿 신호는 여러 가지 진폭들을 가진 복수의 스펙트럼 성분들을 포함할 수 있음을 주의해야 한다.
피드-포워드 디스토션 저감 회로는 RF 증폭기에 파일럿 신호를 인가하고 인가된 파일럿 신호로부터 얻어진 정보에 기초하여 조절을 행함으로써 RF 증폭기에 의해 생성된 디스토션을 감소시킨다. 도 2는 피드-포워드 보정 회로(10), 및 RF 증폭기(12)에 의해 생성된 디스토션을 감소시킴에 있어서 파일럿 신호로부터 얻어진 정보의 활용을 나타낸다. 예를 들면, 적어도 하나의 캐리어 신호를 포함하는 입력 신호가 스플리터(splitter)(14)에 인가된다. 스플리터(14)는 주 신호 경로(16)와 피드-포워드 경로(18)상에 입력 신호를 복제한다(replicate). 스플리터(14)는 루프#1로 표기된 캐리어 소거 루프의 일부이며, 여기서, 이 루프#1은 스플리터(14) 외에, 이득 및 위상 회로(20), 결합기(coupler)(22), RF 증폭기(12), 지연 회로(24) 및 결합기들(26,28)을 포함한다. 주 경로(16)상의 신호는 이득 및 위상 회로(20)에 인가된다. 이득 및 위상 회로(20)의 출력 및 파일럿 신호는 결합기(22)에 인가된다. 일반적으로, 파일럿 신호의 진폭은 증폭기(12)의 동작에 방해가 되지 않도록 입력 신호의 진폭보다 훨씬 작다(예를 들면, 30 dB 이하). 결합기(22)의 출력은 증폭기(12)에 인가되며, 증폭기(12)의 출력은 증폭된 입력 신호, 증폭된 파일럿 신호 및 증폭기(12)에 의해 생성된 디스토션 신호를 포함한다.
증폭기(12)의 출력의 일부는 결합기(26)로부터 얻어지고, 또한 피드-포워드 경로(18) 상의 디스토션을 가진 파일럿 신호를 분리하기 위해, 피드-포워드 경로(18) 상의 입력 신호의 지연된 버전과 결합 경로(30)를 통해서 결합기(28)에서 결합된다. 피드-포워드 경로(18)상의 입력 신호는 지연 회로(24)에 의해 충분히 지연되며, 이에 의해 이러한 신호가 경로(30)를 통해 결합기(28)에서 나타나는 신호와 동일하게 지연된다. 결과적인 에러 신호는 결합기(28)의 출력에 잔류하는 캐리어 신호의 어떤 부분 및 파일럿 신호와 더불어, 증폭기(12)에 의해 생성된 디스토션을 포함한다. 캐리어 소거 루프에서의 캐리어 소거의 양은 스플리터(14)로부터 결합기(28)까지의 2개의 경로들간의 적절한 이득 및 위상 일치에 의존한다.
이득 및 위상 회로(20)는 제어 경로들(32,34) 상의 제어 신호들에 따라 입력 신호의 위상 및 이득을 조절하며, 이에 의해 경로(30)를 통해 결합기(28)에 나타나는 신호는 실질적으로 결합기(28)에서의 지연된 입력 신호의 반전 신호이다(진폭은 동일하고 180도 위상차가 있음). 이득 및 위상 회로(20)의 제어 경로들(32,34)상에 나타나는 이득 및 위상 제어 신호는 신호 검출 및 제어 회로(35)를 사용하여 잘 알려진 방식으로 결합기(28)의 출력에서의 신호로부터 도출된다. 일반적으로, 신호 검출 및 제어 회로(35)는 캐리어 소거 루프에 대한 에러 신호를 검출한다. 에러 신호는 지점(A)에서의 신호의 진폭을 나타내며, 신호 검출 및 제어 회로(35)는 이득 및/또는 위상 제어 신호를 제공함으로써 에러 신호의 진폭을 감소시키는 시도를 한다.
이 실시예에서, 신호 검출 및 제어 회로(35)는 로그(log) 검출기와 같은 검출기(36)를 포함하며, 이 검출기는 지점(A)에서의 신호의 진폭을 나타내는 신호를 생성한다. 필터(38)는 로그 검출기의 출력을 필터링하여, 에러 신호의 진폭을 나타내는 DC 형 진폭 신호를 생성한다. 진폭 신호는 널링(nulling) 회로(40)에 공급된다. 널링 회로(40)는 진폭 신호에 응답하여 결합기(28)에서의 결합 신호들간의 상대 이득 및/또는 위상을 조절하고 에러 신호를 감소시키기 위해 제어 경로(32,34) 상에 제어 신호들을 공급하며, 이에 의해 에러 신호(들)가 감소된다. 에러 신호가 최소화되면, 결합기(28)에서 결합된 캐리어 신호들은 증폭기(12)에 의해 생성된 디스토션을 갖는 파일럿 신호를 결합기(28)의 출력에 남겨두고 실질적으로 서로 소거된다. 따라서, 루프#1은 증폭기(12)에 의해 생성된 디스토션을 갖는 파일럿 신호를 피드-포워드 경로(18) 상에서 분리하는 역할을 하는 캐리어 소거 루프가 된다.
디스토션 저감 루프, 즉 루프#2는 결합기(28)의 출력에서 에러 신호를 사용하여 주 신호 경로(16)상의 파일럿 신호를 감소시키려는 시도를 하며, 이에 의해 증폭기(12)에 의해 생성된 디스토션이 감소된다. 피드-포워드 경로(18)상의 디스토션을 갖는 파일럿 신호는 이득 및 위상 회로(42)에 인가된다. 이득 및 위상 회로(42)의 출력은 증폭기(44)에 제공되고, 증폭기의 출력은 결합기(46)에 인가된다. 결합기(46)는 피드-포워드 경로(18)상의 증폭된 파일럿 신호 및 디스토션을 주 신호 경로(16)상의 증폭기(12)로부터의 신호들(캐리어 신호(들), 디스토션을 갖는 파일럿 신호)와 결합한다. 주 신호 경로(16)상의 지연 회로(40)는 결합 경로(30) 상에서 결합기(28)를 통해 결합기(46)에 전달되는 증폭기(12)의 출력으로부터의 신호들과 실질적으로 동일하게 지연되도록 주 신호 경로(16) 상의 증폭기(12)의 출력으로부터의 신호들을 지연시킨다.
결합기(48)는 결합기(46)의 출력에서의 신호를 나타내는 에러 신호를 파일럿 검출 경로(50)상에 공급한다. 파일럿 신호의 주파수, 진폭 및 다른 전기적 특성은 알려져 있으므로, 파일럿 검출 및 제어 회로(52)는 파일럿 검출 경로(50)상의 에러 신호로부터 파일럿 신호의 잔류 부분의 진폭을 검출할 수 있다. 파일럿 검출 및 제어 회로(52)는 파일럿 신호의 진폭을 결정하며, 잔류 파일럿 신호의 진폭에 응답하여, 파일럿 검출 및 제어 회로(52)는 위상 및 이득 회로(42)에 제어 신호들을 공급한다. 일반적으로, 파일럿 검출 및 제어 회로(52)는 파일럿 신호를 검출하고, 이 정보를, 이득 및 위상 회로(42)가 피드-포워드 경로(18)상의 파일럿 신호의 이득 및/또는 위상을 조절하도록 경로들(66,68) 상에서 제어 신호들을 생성하기 위해 사용하며, 이에 의해 주 경로(16)상의 파일럿 신호 뿐만 아니라 디스토션은 실질적인 결합기(46)에서 피드 포워드 경로(18)상의 파일럿 신호 및 디스토션의 반전이 된다(진폭은 같고 180도 위상차가 있음). 대응하는 파일럿 신호들 및 디스토션은 시스템의 출력에서의 캐리어 신호를 남겨두고 결합기(46)에서 실질적으로 서로 소거된다. 그러므로, 루프#2는 증폭기(12)에 의해 생성된 디스토션을 충분히 제거하기 위해 파일럿 신호를 소거하는 것을 시도하는 디스토션 저감 루프가 된다.
이 실시예에서, 파일럿 검출 및 제어 회로(52)는 파일럿 수신 회로(54)를 포함하며, 이 회로(54)는 파일럿 검출 경로(52)상의 에러 신호를 보다 낮은 주파수들로 주파수 변환하기 위한 믹서(56), 및 신호 검출기(60)에 의한 파일럿 신호의 검출을 수월하게 하는 필터(58)를 포함한다. 로그 검출기와 같은 검출기(60)는 지점(B)에서의 신호의 진폭을 나타내는 신호를 생성한다. 필터(62)는 잔류 파일럿 신호의 진폭을 나타내는 DC 형 진폭 신호를 생성하기 위해 검출기(60)의 출력을 필터링한다. 진폭 신호가 널리 회로(64)에 제공된다. 널링 회로(64)는 진폭 신호에 응답하여 제어 경로(66,68) 상의 이득 및 위상 제어 신호들을 이득 및 위상 제어 회로(42)에 공급한다. 제어 신호들은 결합기(46)에서 결합된 신호들 간의 상대 이득 및 위상을 조절하고 진폭 신호를 감소시키기 위해 공급되며, 이에 의해 잔류 파일럿 신호가 감소된다. 파일럿 신호의 소거의 양은 디스토션 소거의 양을 가리킨다. 파일럿 신호의 진폭이 최소일 때, 결합기(46)에서 결합된 파일럿 신호와 디스토션은 결합기(46)의 출력에서 서로 대체적으로 소거된다.
그러나, 실제 시스템에서는, 결합 신호들이 완전한 소거가 좀처럼 존재하지 않는다. 신호 소거의 양은 결합 신호들 간의 적절한 이득 및 위상 일치에 의존한다. 이득 및 위상 불일치의 함수로서의 신호 저감이 도 3에 도시되어 있다. 증폭기(12,44) 뿐만 아니라 다른 장치들의 이득 및 위상 특성은 시간에 따라 변화한다. 이러한 변화들은 일반적으로, 온도, 입력 전력, 장치의 사용연도 및 제조 변동들에 기인한다. 디스토션 저감 루프의 디스토션 저감 및 캐리어 소거 루프의 캐리어 소거 성능을 유지하기 위해서, 파일럿 검출 및 제어 회로(52), 및 신호 검출 및 제어 회로(35)는 대응하는 에러 신호들의 진폭에 기초하여, 대응하는 캐리어 소거 및 디스토션 저감 루프에 대한 이득 및 위상 특성을 자동적으로 제어하도록 설계된다. 널링 회로들(40,64)은 모든 에러 신호 샘플을 이전의 에러 신호 샘플과 비교하여, (개선된 소거를 나타내는)에러 신호를 감소시키는 시도를 한다. 그 비교에 응답하여, 널링 회로(40,64)는 위상 및/또는 이득 조절을 하기 위해 제어 신호들을 공급한다. 본 실시예에 따라, 널링 회로들은 위상 및/또는 이득을 제어하는데 사용될 수 있다. 검출 및 제어 회로(35,52)가 이득 및 위상 조절을 하지만, 하나의 검출기만이 도시되어 있기 때문에, 널링 회로들(40,46)은 일련의 위상 조절들이 뒤따르는 일련의 이득 조절들을 반복적으로 행할 수 있다.
널링 회로(40,64)의 성능은 2개의 파라미터들, 즉, 달성될 수 있는 소거의 양에 관련된 에러 소거 및 널(null)이 발견되는 속도에 관한 수렴 속도에 의해 측정될 수 있다. 널링 회로(40 또는 64)로부터의 위상 및 이득 조절 제어 전압 변화는 스텝 사이즈(step size) 또는 시정수(예를 들면, 0.1 내지 0.5)를 에러 신호의 진폭과 곱으로써 결정된다. 예를 들면, 위상 및 이득 제어 전압은 식 △Vout(n+1)=-K(n+1)*｜error(n)｜*sign(error(n)-error(n-1)*sign(△Vout(n))에 기초하여 변화할 수 있다. 이와 같이, error(n)-error(n-1)의 부호가 포지티브(에러 신호의 증가를 초래하는 이전의 조절을 의미)인 경우, 상기 식의 앞의 네가티브 부호는 이전의 전압 변화(△Vout(n))의 부호와 비교해 볼 때 조절(△Vout(n+1))의 부호를 뒤집는다. error(n)-error(n-1)의 신호가 네가티브(에러 신호의 개선을 의미)인 경우, 식의 앞의 네가티브 부호는 개선을 초래하는 이전의 조절(△Vout(n))의 부호를 유지한다.
피드-포워드 보정 회로(10)가 튜닝(tune)될 때, 스텝 사이즈는 충분한 수렴 속도에서 충분한 에러 신호 소거를 제공하는 조절 분해능(resolution)을 달성하도록 설정된다. 나중에, 스텝 사이즈 또는 조절 분해능은 고정된다. 널링 회로들이 고정된 시정수를 사용하기 때문에, 최소 에러 신호를 달성하기 위한 속도와 달성 가능한 최소 에러 신호사이에 절충이 존재한다. 고정된 스텝 사이즈가 사용되는 경우, 에러 신호는 특정한 고정된 진폭 이하로 감소될 수 없다. 에러 신호가 최소값에 접근할 때, 스텝 사이즈는 에러 신호에 비해 너무 조잡하게 되며, 따라서 스텝 사이즈는 에러 신호가 감소될 수 있는 양에 제한된다. 이 제약은 널에 근접한 이득 및 위상 조절에 대한 에러 신호의 크기의 보다 높은 민감성에 기인한다. 에러 신호가 크면, 동일한 스텝 사이즈가 수렴의 속도를 억제할 수 있다. 또한, 스텝 사이즈 또는 조절 분해능이 너무 작고 이득 및 위상 조절이 널로부터 떨어진 경우(또는 에러 신호가 큰 경우), 이득 및 위상 조절이 에러 신호를 개선하고 있는 지의 여부에 관한 검출이 정확하게 수행될 수 없고, 따라서 잘못된 결정들 및 조절들이 초래된다.
도 2의 실시예에서, 로그 검출기(36 또는 60)의 선형 출력 범위는 600mV 내지 2 V이다. 이와 같이, 에러 신호는 로그 검출기(36 또는 60)의 600mV 한계에 의해 오프셋되는 크기를 갖는다. 필터링 후에, 로그 검출기(36 또는 60)는 에러 신호를 널링 회로(40 또는 64)에 출력한다. 널링 회로(40 또는 64)는 0.01에서 0.05까지의 고정된 스텝 사이즈를 달성하기 위해 초기에 튜닝된다. 조절 제어 신호, 예컨대, 조절 전압을 결정하기 위해, 널링 회로(40 또는 64)는 고정된 스텝 사이즈 또는 조절 분해능을 에러 신호의 크기와 곱한다. 이 실시예에서, 이득 및 위상 조절기들(20,42)은 6 mV - 100 mV의 범위에서 경로들(32,34)상의 제어 신호들을 처리할 수 있으며, 각각의 1 볼트 변화는 위상 조절기에 의한 15도 이상 변화와 이득 조절기에 의한 이득의 1 dB 변화를 생성한다. 이러한 제어 전압 변화는 0.9 내지 1.5 도의 위상 조절과 0.006dB 내지 1dB의 이득 조절을 제공한다. 그러나, 스텝 사이즈가 고정되면, 널링 회로(40,64), 따라서 이득 및 위상 조절기의 동적 범위가 제한된다. 예를 들면, 스텝 사이즈가 0.03으로 고정되면, 널링 회로들(40,64)은 18mV 내지 60mV의 이득 및/또는 위상 조절 값에 대한 동적 범위를 생성한다. 그러므로, 이득 및 위상 조절기(20,42)의 결과적인 동적 범위는 단일 조절 값에 대해 0.27 내지 0.9도 위상 조절 또는 0.018 dB 내지 0.06 dB 이득 조절로 제한된다. 동적 범위는 정상 상태 에러 소거와 정상 상태 에러 소거가 달성되는 속도를 제한한다.
널의 위치 및 널링 감도는 시스템 파라미터 및 전송 전력이 변함에 따라 변화한다. 예를 들면, 코드 분할 다중 엑세스(CDMA), 시분할 다중 엑세스(TDMA), 이동 통신의 글로벌 시스템(GSM) 및 직교 주파수 분할 멀티플렉싱(OFDM)과 같은 멀티 유저 무선 통신 시스템에서는, 다수의 음성 및 트래픽 채널들이 단일 또는 다수의 캐리어로 결합된다. 선형 증폭기는 충분한 에러 소거를 제공하면서 마이크로초 범위 및 밀리초 범위에서 과도 응답 사양들 내에서 전송 전력 변화 및 과도한 트래픽 변화에 대응할 수 있어야 한다.
본 발명은 개선된 성능을 제공하기 위해 이득 및/또는 위상 조절 분해능에 적응하는 적응적 이득 및/또는 위상 제어 시스템을 포함한다. 예를 들면, 적응적 이득 및/또는 위상 제어 시스템은 에러 신호(들)의 함수로서 이득 및/또는 위상 조절에 대한 조절 분해능을 동적으로 조절할 수 있다. (널로부터 떨어진) 큰 에러 신호(들)에 응답하여, 적응적 이득 및/또는 위상 제어 시스템은 조절 분해능을 감소시키며, 이에 의해 보다 빠른 수렴 속도가 초래된다. 피드-포워드 디스토션 저감 시스템에서, 조절 분해능을 감소시키면 증폭기의 과도 응답이 개선된다(예를 들면, 어떤 동작 조건들의 세트가 주어지면, 증폭기가 변화하는 입력에 고속 응답함). 위상 및 이득 조절이 널에 접근하도록 행해지면, 에러 신호는 감소하고, 적응적 디스토션 저감 시스템은 조절 분해능을 증가시킨다. 에러 신호가 널에 접근함에 따라 조절 분해능을 증가시킴으로써, 보다 양호한 위상 및 이득 조절이 행해지며, 에러 신호가 더욱 감소된다. 예를 들면, 피드-포워드 디스토션 저감 시스템에서, 이러한 설계는 증폭기의 과도 응답을 희생하지 않고 제한된 분해능으로 인해 널 이상으로 에러 신호가 반복적으로 점프하는 것을 방지한다.
도 1은 증폭기가 동작하는 주파수를 보여주는 RF 증폭기의 예시적인 주파수 응답 곡선을 나타낸 도면.
도 2는 RF 증폭기용으로 사용된 피드-포워드 디스토션 저감 시스템의 블록도.
도 3은 결합 신호들간의 진폭 및 위상 불일치의 함수로서의 소거 에러의 그래프를 나타낸 도면.
도 4는 본 발명의 원리들에 따른 적응적 이득 및/또는 위상 제어 시스템의 블록도.
도 5a 및 5b는 표준 고정 스텝 사이즈 널링 회로와 비교되는 본 발명의 원리들에 따른 적응적 이득 및/또는 위상 제어 시스템에 대한 소거 및 수렴 속도 성능을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 피드-포워드 보정 회로 12: RF 증폭기
14: 스플리터 18: 피드-포워드 경로
20: 이득 및 위상 회로 24: 지연 회로
본 발명의 원리들에 따른 적응적 이득 및 위상 조절 제어 시스템의 실시예가 피드-포워드 디스토션 저감 시스템에 대해 이하에서 설명된다. 도 4는 결합 신호들에 대한 소거 에러를 나타내는 에러 신호를 수신하는 적응적 이득 및 위상 제어 회로(76)의 일반 블록도를 나타낸다. 실시예에 따라, 적응적 이득 및 위상 조절 시스템(76)은 피드-포워드 장치(10)의 널링 회로(40,64)(도 2)를 대체할 수 있다. 적응적 이득 및 위상 조절 회로(76)는 결합 신호들의 에러 소거를 개선하기 위하여, 결합 신호들간의 상대 이득 및/또는 위상 조절을 행하기 위해 위상 및/또는 이득 조절 제어 신호들을 제공함으로써 에러 신호를 감소시킨다. 에러 소거 및/또는 수렴 속도를 개선하기 위해, 적응적 위상 및 이득 조절 회로(76)는 조절 분해능을 적응시킨다. 이득 및/또는 위상 제어 회로(76)는 에러 신호와 결과적인 조절 값간의 관계를 변화시키거나, 에러 신호와 결과적인 조절 값간의 비선형 관계를 설정함으로써, 조절 분해능을 적응시킬 수 있다. 예를 들면, 위상 및/또는 이득 제어 회로(76)는 에러 신호 또는 다른 시스템 파라미터에 기초하여 이득 및/또는 위상 조절 값들을 계산하는데 사용된 조절 인자 또는 스텝 사이즈를 변화시킴으로써 이득 및/또는 위상 조절 분해능을 적응시킬 수 있다.
이득-위상 평면에서의 널의 위치는 시간적으로 정지되어 있지 않기 때문에, 적응적 조절 시스템은 온도, 입력 전력 및 증폭기 바이어스와 같은 시스템 동작 파라미터들의 변화시 제어 하에서 시스템의 성능을 개선한다. 예를 들면, 에러 신호가 큰 경우, 조절 분해능은 수렴 속도를 개선하기 위해, 예컨대 스텝 사이즈를 증가시킴으로써 조밀해진다. 에러 신호가 작으면, 조절 분해능은 에러 신호를 더욱 감소시키기 위해, 예컨대 스텝 사이즈를 감소시킴으로써 증가된다. 이득 및/또는 위상 제어 회로(76)에 대한 조절 분해능을 결정하기 위해, 온도, 사용년도, 전원, 바이어스 전압 및/또는 입력 신호 전력과 같은 동일 및/또는 다른 시스템 파라미터를 사용하는 다른 실시예들이 가능하다. 또한, 실시예들은 조절 분해능을 조절하기 위해 이전의 에러 신호 전력 및/또는 이전의 입력 전력과 같은 이전의 시스템 파라미터를 사용할 수 있다.
도 4의 실시예에서, 에러 신호는 A/D 변환기(78)에 의해 아날로그에서 디지털로 변환된다. 본 실시예에 따라, 안티-엘리어싱(anti-aliasing) 필터(79)는 에러 신호의 진폭을 나타내는 신호의 검출을 개선하기 위해 A/D 샘플링 주파수의 1/2보다 큰 주파수들을 제거하는데 사용될 수 있다. DSP(80)는 에러 신호 및/또는 부가적인 시스템 정보(82)를 수신한다. 에러 신호 및/또는 다른 시스템 정보(82)에 응답하여, DSP(80)는 에러 신호를 감소시키기 위한 이득 및/또는 위상 조절 제어 신호들을 제공하기 위해, 예컨대 스텝 사이즈 또는 조절 인자를 조절함으로써 조절 분해능을 사용한다. DSP(80)는 조절 분해능을 결정하기 위해 메모리 또는 기억 장치(84)에 저장될 수 있는 에러 신호 히스토리와 같은 이전 또는 누적된 정보를 사용할 수 있다. 기억 장치(84)는 DSP(80)에 통합되거나 전기적으로 연결될 수 있다. 본 실시예에서, DSP(80)는 이득 및 위상 조절 신호를 디지털 형태로 생성한다. D/A 변화기(86)는 이득 조절 신호들을 이득 조절기(도시되지 않음)를 위해 아날로그 형태로 변환하고, D/A 변환기(87)는 위상 조절 신호를 위상 조절기(도시되지 않음)를 위한 아날로그 형태로 변환한다. 재생 필터들(88,89)은 D/A 변환기(86,87)의 출력으로부터 고주파 성분들을 각각 제거하기 위해 사용될 수 있다. DSP(80)는 또한 다른 제어 및 계산을 수행하고, 다른 에러 신호에 응답하여 부가적인 이득 및/또는 위상 제어 신호(도시되지 않음)를 제공한다. 예를 들면, DSP(80)는 검출 회로(35)의 입력 및 경로(50)에서의 입력에 대응하는 에러 신호에 응답하여, 이득 및/또는 위상 제어 신호들(32,34,66 및/또는 68)(도 2)을 공급하는데 사용될 수 있다. 다른 실시예들에서, 적응적 이득 및 위상 조절 제어 회로(76)는 분리된 구성 요소(들), 집적 회로(들) 및 소프트웨어 구동형 처리 회로를 사용하여 구현될 수 있다.
일실시예에서, 이득 및/또는 위상 제어 회로(76)는 전류의 가중된 평균 또는 지수적으로 가중된 평균, 및 이전의 에러 신호들과 같은 에러 신호 히스토리를 사용하여, 스텝 사이즈 또는 조절 인자를 변경함으로써 조절 분해능을 연속적으로 적응시킨다. 이득 및/또는 위상 조절을 위한 스텝 사이즈 또는 조절 인자(K(n+1))는 다음 식으로 표현될 수 있다:
K(n+1)=Ks*[am*error(n) + am-1*error(n-1) +...+a0*error(n-m)]
여기서, Ks는 제어 회로(76)의 입력 전압과 출력 전압을 이득 및/또는 위상 조절 회로(도시되지 않음)의 범위에 매칭시키는데 사용되는 규준화 및 스케일링 인자이며, "a" 는 선택된 값(예를 들면, 2)을 나타내고, n은 이전의 이득 조절 및/또는 이전의 위상 조절에 기초하여 에러 신호에 대한 현재의 샘플 수를 나타내고, m은 가중된 평균을 결정하는데 사용된 이전 에러 신호들의 수를 나타낸다. Ks는 다음 식으로부터 결정될 수 있다:
여기서, 이득은 D/A 변환기(86 또는 87)에 의해 정확하게 변환될 수 있는 최소 이용가능 조절 인자에 대해 설정된다.
일실시예에서, 이득 및/또는 위상 조절 제어 회로(76)는 식 △Vout(n+1)=-K(n+1)*｜error(n)｜*sign(error(n)-error(n-1)*sign(△Vout(n))을 사용하여 이득 또는 위상 조절 값 Vout(n+1)을 결정할 수 있다. error(n)-error(n-1)의 부호가 포지티브(이전의 조절 변화(△Vout(n))가 에러 신호의 증가를 유발함을 의미)이면, 식의 앞부분의 네가티브 부호는 이전의 전압 변화(△Vout(n))의 부호에 비해 조절 변화(△Vout(n+1))의 부호를 뒤집는다. error(n)-error(n-1)의 부호가 네가티브(에러 신호에서의 개선을 의미)이면, 식의 앞의 네가티브 부호는 개선을 야기하는 이전의 조절(△Vout(n))의 부호를 유지한다. 실시예에 따라, 조절 값(Vout(n+1))은 이전의 조절 값의 크기를 사용하지 않고 매번 계산될 수 있거나, 이전의 조절 값이 반복 조절 결정이라고 할 수 있는 조절 변화에 의해 변화된다. 예를 들면, 이득 또는 위상 조절 값(Vout(n+1))은 Vout(n)+△Vout(n+1)일 수 있으며, 여기서 Vout(n)는 이전의 조절 값이고, △Vout(n+1)는 조절 변화이다. 이전 조절값 △Vout(n)은 고정된 또는 특정된 양이 될 수 있고, 조절의 누적은 조절 변화들에 의해 변화되는 고정된 값으로 시작되거나 변화한다. 일부 실시예들에서는, 조절 인자(K(n+1))의 크기는 조절 변화(△Vout(n))의 크기 또는 조절 값(Vout(n))의 크기이다. 조절 인자(K(n+1))는 에러 신호(error(n))의 크기에 비선형적으로 관련된다. 이와 같이, 에러 신호가 감소함에 따라, 조절 값은 증가하는 조절 분해능을 반영하기 위해 비선형적인 형태로 감소한다. 에러 신호가 증가함에 따라, 조절 값은 감소하는 조절 분해능을 반영하기 위해 비선형 형태로 증가한다.
다른 실시예들에서, 이득 및/또는 위상 조절 제어 시스템(76)은 조절 분해능을 적응시키기 위해 임계값(들)을 이용한다. 예를 들면, 제어 시스템(76)은 적응 임계값 및 에러 신호들의 가중된 평균 또는 에러 신호의 값에 기초하여 조절 인자를 변화시킴으로써 조절 분해능을 적응시킬 수 있다. 예를 들면, 도 2의 시스템을 레퍼런스로 사용하면, 에러 신호(error(n))가 적응 임계값(T(n))보다 작은 경우 제어 시스템(76)은 0.01과 같은 보다 작은 스텝 사이즈를 사용할 수 있다. 에러 신호(error(n))가 T(n)+T0 또는 제 2 임계값보다 크면, 제어 시스템(76)은 0.05와 같은 보다 큰 스텝 사이즈를 사용할 수 있으며, 여기서, 오프셋(T0) 또는 제 2 임계값은 히스테리시스를 방지하는데 사용될 수 있다. 에러 신호가 제 1 임계값과 제 2 임계값 사이에 있으면, 제어 시스템(76)은 0.03과 같은 중간 스텝 사이즈를 사용할 수 있다. 대안으로, 임계값 비교들에 따라, 적응 인자 또는 스텝 사이즈는 적응 인자(K0)를 사용하여 조절될 수 있다. 이와 같이, 에러 신호가 적응 임계값 이상이면, 예를 들면, 2와 같은 적응 인자와 곱함으로써 조절 인자가 증가되며, 따라서 K(n+1) = K(n)*2로 된다. 에러 신호가 적응 임계값보다 작으면, 예컨대 적응 인자로 나눔으로써 조절 인자가 감소될 수 있다. 본 실시예에 따라, 대응하는 적응 인자(예를 들면, 룩업 테이블에 저장됨)를 갖는 다수의 적응 임계값들, 다른 임계 오프셋들 및 레벨들, 증가하는 식으로 변화하는 적응 인자들 또는 임계값들, 및 상이한 또는 변화하는 적응 임계값들, 인자들 또는 값들이 사용될 수 있다.
다른 실시예들에서, 에러 히스토리 H(n)=am*error(n)+am-1*error(n+1)+...+a0* error(n-m)와 같은 이전의 에러 신호(들)의 함수 또는 이전의 에러 신호(들)은 조절 인자를 결정하기 위해 적응 임계값과 비교될 수 있다. 예를 들면, H(n)*Ks가 제 1 적응 임계값보다 크면, 조절 인자(K(n+1))는 예를 들면, 적잉 인자 또는 값을 사용하여 증가될 수 있다. 일실시예에서, H(n)*Ks가 적응 임계값(T(n))보다 작으면, K(n+1) = K(n) / K0로 되며, 여기서, K0는 2인 적응 인자이고, K(n)은 현재의 조절 인자이다. H(n)*Ks이 T(n) + T0 또는 제 2 적응 임계값보다 크면, K(n+1)은 K(n)*K0로 되며, 여기서 오프셋 값(T0) 또는 제 2 임계값은 히스테리시스를 방지하는데 사용된다. 본 실시예에 따라, 임계값 오프셋은 임계 레벨에 따라 변화할 수 있다. 부가적인 임계값 레벨 및/또는 다른 적응 인자들 또는 값들은 조절 분해능을 증가 또는 감소시키기 위해, 또는 더욱 증가 또는 감소시키기 위해 사용될 수 있다. 대안으로, 적응 임계값(들)의 비교는 시간상으로 떨어져 있거나 겹치는 이전의 에러 신호들의 윈도우들로 또는 그 윈도우들에 기초하여 수행될 수 있는데, 예컨대 2 개의 윈도우들간의 차 또는 2 개의 윈도우들을 포함하는 함수의 결과가 적응 임계값과 비교될 수 있거나 그렇지 않으면 △H = H(n) - H(x)와 같은 조절 분해능, 인자, 또는 값들을 결정하는데 사용될 수 있으며, 여기서, H(n)은 최종의 n개 에러 신호들의 세트에 기초하는 에러 히스토리값을 나타내고, H(x)는 최종의 n개 에러 신호들의 세트와 겹치거나 떨어진 x개 에러 신호들의 세트에 기초하는 에러 히스토리를 나타낸다.
본 실시예에 따라, 제어 시스템(76)은 조절 분해능의 변화에 따라 적응 임계값을 조절할 수 있다. 일실시예에서, 적응 인자가 증가하면 적응 임계값이 또한 증가하고, 적응 인자가 보다 작아지면 적응 임계값은 감소할 수 있다. 예를 들면, K(n+1)>T(n)+T(0)이면 T(n+1)=T(n)*Ta로 되며, 여기서, Ta는 1.1인 임계값 인자이다. K(n+1)<T(n)+T(0)이면 T(n+1)=T(n)/Ta로 된다. 본 실시예에 따라, 다른 임계값 인자들이 사용될 수 있고, 임계값 인자들은 또한 임계값 레벨에 따라 변화할 수 있다.
도 5a는 0.0125의 스텝 사이즈를 사용하여 표준 고정 스텝 사이즈 널링 회로와, 초기에 1 dB 이득 차 및 10도 위상 차를 갖는 결합 신호들로부터 얻어지는 에러 신호에 응답하여 본 발명의 원리들에 따라 적응적 알고리즘의 다른 실시예들간의 수렴 속도 성능을 비교한 그래프를 나타낸다. 플롯(plot)(90)은 고정된 스텝 사이즈 널링 회로에 대해 단위가 볼트인 에러 검출기 출력을 반영한다. 플롯(90)은 대략 1.45 V에서 시작하고, 6 밀리초 후에, 널링 회로에 대한 고정 조절 분해능에 의해, 에러 신호가 로그 검출기(60)(도 2)에서 0.7 볼트와 0.83 볼트 사이의 널 주위에서 튀게 한다(bounce)(도 2). 플롯(92)은 최종 4개 에러 신호들의 지수적으로 가중된 에러 히스토리(H(n))를 사용하여 계산된 스텝 사이즈(K(n+1)), 및 일련의 교번하는 2회 위상 조절들과 2회 이득 조절들을 갖는 적응적 조절 제어 시스템에 대한 에러 검출 출력을 나타낸다. 플롯(94)은 1.45 볼트로 시작하고, 5 밀리초 후, 에러 신호는 대략 0.65 내지 0.68 볼트로 떨어진다. 플롯(94)은 4회 위상 조절들 및 4회 이득 조절들을 행하며, 마지막 4 개의 에러 신호들의 지수적으로 가중된 평균을 사용하여 계산된 스텝 사이즈(K(n+1))를 갖는 적응적인 조절 제어 신호에 대한 에러 검출기 출력을 나타낸다. 플롯(94)은 약 1.45 볼트에서 시작하고, 약 4밀리초 후, 에러 신호는 0.63 내지 0.65 볼트 사이까지 떨어진다. 플롯(96)은 교번하는 4회 이득 조절들 및 4회 위상 조절들을 행하며, 마지막 2 개의 에러 신호들의 지수적으로 가중된 평균으로 계산된 스텝 사이즈(K(n+1))를 갖는 적응적 조절 제어 시스템에 대한 에러 검출 출력을 나타낸다. 플롯(96)은 1.45 볼트에서 시작하고, 3 밀리초 후, 에러 신호는 약 0.65 내지 0.75 볼트 범위의 값으로 약 0.68 볼트까지 떨어진다.
도 5b는 위에서 설명된 표준 고정 스텝 사이즈 널링 회로를 사용한 캐리어 소거의 결과(98)와, 마지막 4 개의 에러 신호들의 지수적으로 가중된 평균을 사용하고 교번하는 일련의 4회 이득 조절 및 4회 위상 조절을 행하여 계산된 스텝 사이즈를 사용하는 적응적 조절 제어 시스템을 사용한 캐리어 소거의 결과(100)를 나타낸다. 도시된 바와 같이, 적응적 조절 제어 시스템은 표준 방법보다 약 10 dB의 양호한 소거를 달성한다.
따라서, 적응적 이득 및/또는 위상 제어 시스템은 디스토션 저감 시스템에서 수렴 속도 및/또는 에러 소거를 개선하기 위해 조절 분해능을 적응시킨다. 이와 같이 행할 때, 이득 및/또는 위상 제어 시스템은 증가된 조절 값을 동적 범위에 제공할 수 있다. 본 실시예에 따라, 이득 및 위상 조절 분해능은 서로 독립적일 수 있으며, 예컨대, 위상 조절들은 이득 조절들에 대응하는 에러 신호들에 따라 이득 조절들 및 위상 조절들에 대응하는 에러 신호들에 기초할 수 있다. 이와 같이, 이득 또는 위상에 대한 조절 분해능은 독립적으로 결정될 수 있다. 또한, 본 실시예에 따라, 이득 또는 위상 조절 분해능 및/또는 값들은 이득 및 위상 조절들에 대해 상이하게 결정될 수 있다. 다른 실시예들에서, 수렴 속도를 더욱 개선하기 위해, 단일의 교번하는 이득 및 위상 조절들이 행해질 수 있고, 이에 의해, 이득(또는 위상) 조절이 이전의 위상(또는 이득) 조절의 검출과 병렬로 수행되며, 본 명세서의 참고 문헌인 발명의 명칭이 "Alternating Gain and Phase Control System and Method"이고 동일 양수인에게 양도된 본 출원과 병행하여 출원된 미국 특허 출원에 설명된 바와 같이, 이득(또는 위상)조절을 수행할 때, 삽입된 위상(또는 이득) 조절 이전에, 최종 이득(또는 위상) 조절의 결과가 이득(또는 위상) 조절을 결정하는데 사용된다.
위에서 설명한 실시예 외에, 구성요소들을 부가 또는 삭제하거나, 설명된 시스템의 일부 또는 변형을 사용하는 본 발명의 원리들에 따른 적응적 이득 및/또는 위상 조절 시스템의 대안적인 구조가 가능하다. 예컨대, 상기 실시예들은 여러 가지 방법들로 조절 분해능을 변화시키는 것으로 설명되었다. 예컨대, 적응 임계값을 다른 방법들로 곱하거나 조절하기보다는 조절 인자에 적응 인자를 부가함으로써, 또는 조절 값을 얻기 위해 조절 인자, 스텝 사이즈 또는 그 복합을 부가함으로써, 조절 분해능을 상이한 방법들로 변화시키는 다른 실시예들이 가능하다. 더욱이, 온도 센서, 입력 전력 검출기 및/또는 증폭기 바이어스 검출기로부터의 출력들과 같은 부가적인 입력들은, 조절 값이 결정되는 방법을 결정하기 위해 에러 신호 및/또는 부가 입력을 사용하거나, 특정 조절 분해능을 제공하기 위한 입력으로서 부가 신호 및 에러 신호를 가진 룩업 테이블을 사용하여, 조절 분해능 또는 스텝 사이즈를 조절하는데 사용될 수 있다.
또한, 적응적 이득 및/또는 위상 제어 시스템의 실시예는 파일럿 신호를 사용하여 특정 피드-포워드 RF 증폭기 배열과 함께 사용되는 것으로 설명되어 있으나, 적응적 이득 및/또는 위상 제어 시스템은 다른 증폭기 또는 전기 회로 장치들 내에서 결합 신호들을 개선하는데 사용될 수 있다. 예를 들면, 상대 이득 및/또는 위상 조절은 결합 신호들을 소거 또는 감소시키기보다는 위상을 일치시킴으로써 결합 신호들의 진폭을 증가시키거나 구조적으로 결합하기 위해 사용될 수 있다. 더욱이, 상기 제어 시스템은 에러 히스토리 또는 에러 신호의 크기를 사용하여 조절 분해능을 적응시키는 것으로 설명되었지만, 다른 정보에 기초하여 조절 분해능을 적응시키거나, 에러 신호 또는 에러 히스토리 및 다른 정보에 기초하여 조절 분해능을 적응시키는 다른 실시예들도 가능하다. 조절 분해능은 다양한 방식들로 변화될 수 있다. 일반적으로, 조절 분해능을 적응시키는 것은 관계를 변화시키거나, 에러 신호와 결과적인 조절 값사이의 비선형 관계를 이용하여 일어난다.
응용에 따라, 이득 및/또는 위상 회로는 피드 포워드 증폭기 장치 내에서 상이한 위치들 및/또는 경로들상에 위치될 수 있다. 예를 들면, 이득 및 위상 조절 회로(20)는 결합기(28) 이전에 경로(18) 상에 위치될 수 있고, 이득 및 위상 조절기(42)는 결합기(26) 이후의 경로(16) 상에 위치될 수 있으며, 또는 이득 및 위상 조절 회로들(20,42)은 양쪽 위치들에 위치될 수 있다. 제어 시스템은 A/D 변환을 갖는 소프트웨어 구동 프로세싱 회로를 사용하는 것으로 설명되었지만, 본 명세서로부터 본 기술 분야에 통상의 지식을 가진자들이 알 수 있는 바와 같이, 응용 주문형 집적 회로, 소프트웨어 구동 프로세싱 회로, 펌웨어 또는 분리된 구성 요소들의 다른 배열들로 다른 구성들이 구현될 수 있다. 위에서 설명된 것들은 본 발명의 원리들의 응용을 예시한 것에 불과하다. 본 기술 분야에 통상의 지식을 가진자들은 이들 및 다양한 다른 수정들, 배열들 및 방법들이 여기서 설명한 응용예들을 엄격히 따르지 않고 그리고 본 발명의 기술적 사상 및 범위를 벗어나지 않고 본 발명에 대해 행해질 수 있음을 쉽게 인식할 수 있다.

Claims (17)

  1. 신호 성분들과 비선형 성분들의 디스토션을 포함하는 결합 신호(combining signal)들로부터 얻어지는 에러 신호에 기초하여, 상기 결합 신호들간의 상대 이득 또는 위상을 변화시키는 조절 값을 결정하는 방법으로서,
    적어도 에러 신호 히스토리 또는 적응 임계값 중 하나에 기초하여, 조절 값을 얻기 위해 조절 분해능(adjustment resolution)을 변화시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  2. 제 1 항에 있어서,
    상기 변화시키는 단계는,
    상기 결합 신호들로부터 얻어진 에러 신호를 수신하는 단계; 및
    상기 에러 신호의 크기에 응답하여, 상기 에러 신호와 상기 조절 값간의 관계를 변화시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  3. 제 1 항에 있어서,
    상기 변화시키는 단계는,
    상기 결합 신호들로부터 얻어진 에러 신호를 수신하는 단계; 및
    상기 조절 값을 상기 에러 신호의 크기의 비선형 함수로서 결정하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  4. 제 1 항에 있어서,
    상기 변화시키는 단계는,
    상기 결합 신호들로부터 얻어진 에러 신호를 수신하는 단계; 및
    상기 에러 신호의 크기에 따라 조절 인자를 결정하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  5. 제 4 항에 있어서,
    상기 결정하는 단계는,
    상기 에러 신호와 이전의 에러 신호들의 평균에 기초하여 상기 조절 인자를 결정하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  6. 제 5 항에 있어서,
    상기 결정하는 단계는,
    상기 에러 신호들의 가중된 평균에 기초하여 상기 조절 인자를 결정하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  7. 제 6 항에 있어서,
    상기 결정하는 단계는,
    상기 에러 신호들의 지수적으로 가중된 평균에 기초하여 상기 조절 인자를 결정하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  8. 제 7 항에 있어서,
    상기 결정하는 단계는,
    상기 조절 인자를 상기 에러 신호의 크기와 곱함으로써 상기 조절 값을 생성하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  9. 제 7 항에 있어서,
    상기 결정하는 단계는,
    상기 조절 인자를 상기 조절 값으로서 생성하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  10. 제 1 항에 있어서,
    상기 변화시키는 단계는,
    상기 결합 신호로들부터 얻어진 에러 신호를 수신하는 단계;
    적응 임계값과의 비교시에 상기 에러 신호를 사용하는 단계;
    상기 비교의 결과들에 기초하여 조절 인자를 적응시키는 단계; 및
    상기 조절 인자를 사용하여 상기 조절 값을 결정하는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  11. 제 10 항에 있어서,
    상기 적응시키는 단계는,
    상기 비교의 결과들에 기초하여 상기 조절 인자를 감소시킴으로써 조절 분해능을 증가시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  12. 제 10 항에 있어서,
    상기 적응시키는 단계는,
    상기 비교의 결과들에 기초하여 상기 조절 인자를 증가시킴으로써 조절 분해능을 감소시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  13. 제 10 항에 있어서,
    상기 사용 및 적응시키는 단계는,
    상기 에러 신호와 이전의 에러 신호들의 평균에 기초하는 값을 결정하는 단계;
    상기 값을 상기 적응 임계값과 비교하는 단계; 및
    상기 값이 상기 적응 임계값보다 크면 상기 조절 인자를 증가시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  14. 제 10 항에 있어서,
    상기 사용하는 단계는,
    에러 신호들의 제 1 윈도우와 에러 신호들의 제 2 윈도우 간의 차의 함수로서의 값을 결정하는 단계;
    상기 값을 상기 적응 임계값과 비교하는 단계;
    상기 조절 인자가 상기 적응 임계값보다 작으면, 상기 조절 인자를 감소시키는 단계; 및
    상기 비교의 결과들에 기초하여 상기 적응 임계값을 적응시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  15. 제 10 항에 있어서,
    상기 사용 및 적응시키는 단계는,
    상기 에러 신호와 이전의 에러 신호들의 평균에 기초하는 값을 결정하는 단계;
    상기 값을 상기 적응 임계값과 비교하는 단계;
    상기 값이 상기 적응 임계값보다 작으면 상기 조절 인자를 감소시키는 단계; 및
    상기 비교의 결과들에 기초하여 상기 적응 임계값을 적응시키는 단계를 포함하는 것을 특징으로 하는 조절 값 결정 방법.
  16. 신호 성분들과 비선형 성분들의 디스토션을 포함하는 결합 신호들로부터 얻어지는 에러 신호에 기초하여, 상기 결합 신호들 간의 상대 이득 또는 위상을 변화시키는 조절값을 결정하는 방법으로서,
    상기 결합 신호들로부터 얻어진 에러 신호를 수신하는 단계; 및
    상기 에러 신호와 이전의 에러 신호들의 평균에 기초하여 조절 인자를 결정하는 단계를 포함하는 것을 특징으로 하는 조절값 결정 방법.
  17. 제 16 항에 있어서,
    상기 결정하는 단계는 상기 에러 신호들의 가중된 평균에 기초하여 상기 조절 인자를 결정하는 단계를 포함하는 것을 특징으로 하는 조절값 결정 방법.
KR10-2000-0047420A 1999-08-19 2000-08-17 적응적인 이득 및 위상 조절 제어 시스템 및 방법 KR100417542B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/377,387 US6259319B1 (en) 1999-08-19 1999-08-19 Adaptive gain and/or phase adjustment control system and method
US09/377387 1999-08-19
US9/377387 1999-08-19

Publications (2)

Publication Number Publication Date
KR20010039821A KR20010039821A (ko) 2001-05-15
KR100417542B1 true KR100417542B1 (ko) 2004-02-05

Family

ID=23488921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0047420A KR100417542B1 (ko) 1999-08-19 2000-08-17 적응적인 이득 및 위상 조절 제어 시스템 및 방법

Country Status (10)

Country Link
US (1) US6259319B1 (ko)
EP (2) EP1777813B1 (ko)
JP (1) JP3967530B2 (ko)
KR (1) KR100417542B1 (ko)
CN (1) CN1196253C (ko)
AT (1) ATE444590T1 (ko)
AU (1) AU766523B2 (ko)
BR (1) BR0003484B1 (ko)
CA (1) CA2315577C (ko)
DE (1) DE60043082D1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411644B1 (en) * 1998-09-29 2002-06-25 Lucent Technologies Inc. Frequency hop pilot technique for a control system that reduces distortion produced by electrical circuits
US6608523B1 (en) * 2000-08-24 2003-08-19 Lucent Technologies Inc. System and method for producing a pilot signal in a distortion reduction system
JP2002101138A (ja) * 2000-09-26 2002-04-05 Toshiba Corp フィードフォワード型リニアライザ
US6525603B1 (en) * 2001-01-05 2003-02-25 Remec, Inc. Feedforward amplifier linearization adapting off modulation
US7436900B2 (en) * 2001-03-28 2008-10-14 Lucent Technologies Inc. Intermodulation distortion identification and quantization circuit for a linear amplifier system
WO2003003569A1 (en) * 2001-06-29 2003-01-09 Remec, Inc. Balanced distortion reduction circuit
US7426176B2 (en) * 2002-09-30 2008-09-16 Lucent Technologies Inc. Method of power allocation and rate control in OFDMA systems
US20040203476A1 (en) * 2002-10-08 2004-10-14 Jung-Tao Liu Method of feedback for HSDPA system using OFMDA
CN100530941C (zh) * 2002-12-18 2009-08-19 电力波技术公司 用罚值和底值进行优化控制的前馈放大器系统、方法及产品
US7002407B2 (en) 2002-12-18 2006-02-21 Powerwave Technologies, Inc. Delay mismatched feed forward amplifier system using penalties and floors for control
US7289773B2 (en) 2003-01-23 2007-10-30 Powerwave Technologies, Inc. Digital transmitter system employing self-generating predistortion parameter lists and adaptive controller
US6985706B2 (en) * 2003-01-23 2006-01-10 Powerwave Technologies, Inc. Feed forward amplifier system employing self-generating alignment lists and adaptive controller
RU2470456C2 (ru) * 2007-05-04 2012-12-20 Астриум Лимитед Многопортовые усилители в спутниках связи
EP2582043A1 (en) 2011-10-10 2013-04-17 Astrium Limited Control system for a power amplifier
CN104283575A (zh) * 2013-07-05 2015-01-14 珠海扬智电子科技有限公司 增益可变及延迟可变的射频调谐器
EP3819652B1 (en) * 2019-11-08 2024-03-13 Rohde & Schwarz GmbH & Co. KG Method and system for determining and/or adjusting phases of at least two electrical signals

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005157A (ko) * 1992-08-19 1994-03-16 에릭 피, 헤르만 적응형 균등화기를 포함하는 고품위 텔레비젼 신호 수신기용 자동 이득 제어시스템
KR940008197A (ko) * 1992-09-17 1994-04-29 죠셉 제이. 락스 감소된 입력 전류 디스토션을 갖는 스위치 모드 전원

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4580105A (en) * 1985-01-25 1986-04-01 At&T Bell Laboratories Automatic reduction of intermodulation products in high power linear amplifiers
US4745372A (en) * 1985-10-17 1988-05-17 Matsushita Electric Industrial Co., Ltd. Phase-locked-loop circuit having a charge pump
US4879519A (en) * 1988-10-31 1989-11-07 American Telephone And Telegraph Company, At&T Bell Labs Predistortion compensated linear amplifier
US4885551A (en) * 1988-10-31 1989-12-05 American Telephone And Telegraph Company At&T Bell Laboratories Feed forward linear amplifier
US5023565A (en) * 1990-01-26 1991-06-11 At&T Bell Laboratories Linear amplifier with automatic adjustment of feed forward loop gain and phase
US5706057A (en) * 1994-03-21 1998-01-06 Rca Thomson Licensing Corporation Phase detector in a carrier recovery network for a vestigial sideband signal
US6078216A (en) * 1998-03-31 2000-06-20 Spectrian Corporation Aliased wide band performance monitor for adjusting predistortion and vector modulator control parameters of RF amplifier
US6154093A (en) * 1998-04-01 2000-11-28 Lucent Technologies Inc. Fast adaptive wideband power amplifier feed forward linearizer using a RLS parameter tracking algorithm
US6028477A (en) * 1998-04-08 2000-02-22 Powerwave Technologies, Inc. Adaptive biasing in a power amplifier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940005157A (ko) * 1992-08-19 1994-03-16 에릭 피, 헤르만 적응형 균등화기를 포함하는 고품위 텔레비젼 신호 수신기용 자동 이득 제어시스템
KR940008197A (ko) * 1992-09-17 1994-04-29 죠셉 제이. 락스 감소된 입력 전류 디스토션을 갖는 스위치 모드 전원

Also Published As

Publication number Publication date
CA2315577C (en) 2005-03-01
CN1285654A (zh) 2001-02-28
EP1777813B1 (en) 2009-09-30
CN1196253C (zh) 2005-04-06
DE60043082D1 (de) 2009-11-12
BR0003484A (pt) 2001-04-03
KR20010039821A (ko) 2001-05-15
AU5196700A (en) 2001-02-22
BR0003484B1 (pt) 2012-12-25
EP1079517A2 (en) 2001-02-28
JP3967530B2 (ja) 2007-08-29
EP1079517A3 (en) 2004-05-19
CA2315577A1 (en) 2001-02-19
ATE444590T1 (de) 2009-10-15
JP2001111437A (ja) 2001-04-20
AU766523B2 (en) 2003-10-16
EP1777813A1 (en) 2007-04-25
US6259319B1 (en) 2001-07-10

Similar Documents

Publication Publication Date Title
KR100417542B1 (ko) 적응적인 이득 및 위상 조절 제어 시스템 및 방법
US6859099B2 (en) Nonlinear distortion compensation power amplifier
US7904045B2 (en) Phase detector comprising a switch configured to select a phase offset closest to a phase of an amplifier
KR20050089159A (ko) 제어를 위해 페널티 및 플로어를 사용하는 지연 미스매치된피드 포워드 증폭기 시스템
KR100438445B1 (ko) 비선형 왜곡 보상 방법 및 비선형 왜곡 보상 회로
KR20080012376A (ko) 전력 제어 폐루프 내의 공급 전압 제어된 전력 증폭기를위한 듀얼 전압 조정기
KR100390073B1 (ko) 초선형 피드포워드 ｒｆ 전력 증폭기
WO1999052204A1 (en) Adaptive biasing in a power amplifier
EP1082810B1 (en) A gain control circuit and method for providing gain control of a variable amplifier using a pilot signal
US6326840B1 (en) Feed-forward distortion compensation amplifier and method of amplifying signal with feed-forward distortion compensation
EP1079516B1 (en) Alternating gain and phase control system and method
EP1101280B1 (en) A set-up method for a linearising circuit
JP4467753B2 (ja) 歪補償増幅装置
JP2000151294A (ja) フィ―ドフォワ―ド歪補償増幅器及び歪補償増幅方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130125

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee