KR20050085682A - 자기전자 디바이스에서 사용하기 위한 플럭스 집중시스템을 제작하는 방법 - Google Patents

자기전자 디바이스에서 사용하기 위한 플럭스 집중시스템을 제작하는 방법 Download PDF

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KR20050085682A
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그레고리 더블유. 그린케위치
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제이. 잭 렌
리차드 지. 윌리암즈
브라이안 알. 부처
마크 에이. 두르람
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프리스케일 세미컨덕터, 인크.
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Abstract

자기전자 디바이스들에서 사용하기 위한 플럭스 집중 시스템(62)을 제작하는 방법이 제공된다. 상기 방법은 기판(12)내에 형성된 비트 라인(10)을 제공하는 단계, 및 제 1 재료층(24)을 비트 라인(10) 및 기판(12) 위에 놓이게 형성하는 단계를 포함한다. 트렌치(52)를 제 1 재료층(24)내에 형성하기 위해 에칭이 수행되고, 클래딩층(56)이 트렌치(52)내에 증착된다. 버퍼 재료층(58)은 클래딩층(56) 위에 놓이게 형성되고, 버퍼 재료층(58)의 일부 및 클래딩층(56)의 일부는 제거된다.

Description

자기전자 디바이스에서 사용하기 위한 플럭스 집중 시스템을 제작하는 방법{A method for fabricating a flux concentrating system for use in a magnetoelectronics device}
본 발명은 일반적으로 자기전자 디바이스들에 관한 것으로, 특히 자기전자 디바이스들에서 사용하기 위한 플럭스 집중 시스템을 제작하는 방법에 관한 것이다.
자기전자 디바이스들, 스핀 전자 디바이스들, 및 스핀트로닉스(spintronics) 디바이스들은 전자 스핀에 의해 주로 야기되는 효과들을 사용하는 디바이스들에 대한 동의어들이다. 자기전자 효과들은 다수의 정보 디바이스들에서 사용되고, 비휘발성, 신뢰성 있는, 복사 저항(radiation resistant), 및 고밀도의 데이터 저장 및 검색(retrieval)을 제공한다. 다수의 자기전자 정보 디바이스들은 자기 랜덤 액세스 메모리(MRAM), 자기 센서들, 및 디스크 드라이브들용 판독/기록 헤드들을 포함하고, 이에 제한되지 않는다.
일반적으로, 자기전자 정보 디바이스는 예컨대 MOSFET들과 같은 다양한 반도체 디바이스들을 또한 포함할 수 있는 기판내에 형성된 자기전자 소자들(예컨대, 거대 자기 저항(giant magnetoresistance:GMR) 소자들 또는 자기 터널 정션(magnetic tunnel junction:MTJ) 소자들)의 어레이에 의해 구축된다. 자기전자 소자들은 전류-전달 도체로부터 생성된 자기장에 의해 프로그래밍된다. 전형적으로, 자기전자 소자 아래에 형성된 하나(디지트(digit) 라인)와 자기전자 소자 위에 놓이게 형성된 하나(비트 라인)의 2개의 전류-전달 도체들이 자기전자 소자의 프로그래밍을 위한 자기장들을 제공하기 위해, 교차점 매트릭스(cross point matrix)내에 배열된다.
진보된 반도체 공정들은 전류-전달 도체들을 위해 금속 인터커넥트(interconnect)들을 종종 사용한다. 비트 라인 금속 인터커넥트를 형성하는 1개의 방법은 트렌치내에서의 금속층의 증착 전에, 트렌치(trench)가 유전층내에 패터닝되고 에칭되는 동안의 다마신(damascene) 또는 인레이드(inlaid) 공정에 의한 것이다. 플럭스 집중 시스템들은 종종 금속 인터커넥트에 인접하게 형성된다. 플럭스 집중 시스템들은 인터커넥트의 자속을 자기전자 소자에 집중시키기 위해, 금속 인터커넥트 위에 놓이게 형성된 최상 클래딩층(top cladding layer)들을 전형적으로 이용한다. 이러한 시스템들은 아래에 놓인 자기전자 소자에 자속을 포커싱(focus)하기 위해 금속 인터커넥트의 측면들상에 형성된 클래딩층들을 또한 전형적으로 이용한다. 클래딩층들이 없이는, 원하는 자기장 강도를 달성하기 위해 높은 전류들이 요구된다. 이들 높은 전류들은 근처의 프로그래밍되지 않은 자기전자 소자들에 안좋게 영향을 미칠 수 있다.
그러나, 비트 라인들 위에 놓인 최상 클래딩층들을 제공하는 종래 기술 방법들이 만족스럽지 않음이 증명되었다. 이러한 방법들은 최상 클래딩층의 포화 보자력(coercivity )에 안좋게 영향을 미칠 수 있는, 비트 라인의 금속층의 울퉁불퉁함(roughness)을 종종 초래한다. 다른 방법들은 클래딩층과 비트 라인의 금속층간에 "자기 갭(magnetic gap)"을 초래할 수 있고, 이는 즉, 클래딩층과 비트 라인의 금속층간의 거리가 클래딩층의 성능이 타협되도록 충분히 크다는 것이다. 또 다른 방법들은 기존의 측면 클래딩층들과의 해로운 자기 간섭을 보이는 평면이 아닌(non-planar) 최상 클래딩층들을 초래할 수 있다.
따라서, 자기전자 디바이스들에서 사용하기 위한 플럭스 집중 시스템을 제작하는 향상된 방법을 제공하는 것이 바람직하다. 본 발명의 다른 바람직한 특성들 및 특징들은 첨부 도면들과 함께, 첨부된 청구항들 및 이어지는 기술로부터 명백하게 될 것이다.
뒤따르는 도들은 특정 실시예들의 예시이고, 따라서 본 발명의 범위를 제한하지 않고, 올바른 이해를 제공하는데 도움을 주기 위해 제시된다. 도들은 실제 크기에 맞춰져 있지 않고 뒤따르는 상세한 설명내의 설명들에 관련하여 사용하도록 의도된다. 이후 본 발명은 동일한 참조 번호들은 동일한 요소들을 나타내는 첨부된 도들에 관련하여 기술된다.
도 1 내지 5는 본 발명의 예시적인 실시예에 따른 플럭스 집중 시스템을 제작하는 방법의 단면 구조도.
도 6 내지 10은 본 발명의 다른 예시적인 실시예에 따른 플럭스 집중 시스템을 제작하는 방법의 단면 구조도.
도 11 내지 15는 본 발명의 또 다른 예시적인 실시예에 따른 플럭스 집중 시스템을 제작하는 방법의 단면 구조도.
도 16은 본 발명의 예시적인 실시예에 따라 형성된 랜덤 액세스 메모리 디바이스의 일부의 확대된 투시도.
도 17은 본 발명의 또 다른 예시적인 실시예에 따른 플럭스 집중 시스템을 제작하는 방법의 단면 구조도.
뒤따르는 상세한 설명은 예시적인 실시예들일 뿐이고, 본 발명 또는 애플리케이션 및 본 발명의 사용들을 제한하도록 의도된 것이 아니다. 보다, 뒤따르는 기술은 본 발명의 예시적인 실시예들을 구현하기 위한 편리한 예시를 제공하는 것이다. 기술된 실시예들에 대한 여러 변경들이 첨부된 청구항들에 기재된 본 발명의 범위로부터 벗어나지 않게 기술된 소자들의 배열 및 기능에 이루어질 수 있다. 더욱이, 본 발명의 어떤 예시적인 실시예들의 종래 배경 기술에 제시된 어떤 이론에 의해서도 제한되도록 의도되지 않는다.
이제 도들을 보면, 도들 1 내지 5는 자기전자 디바이스에서 사용하기 위한 플럭스 집중 시스템을 제작하기 위한 본 발명의 일 예시적인 실시예에 따른 방법을 예시한다. 도 1을 참조하면, 상기 방법은 적어도 하나의 자기전자 소자들이 비트 라인(10)에 자기적으로 결합되도록 하나 이상의 자기전자 소자들 위에 놓이게 형성된 전류-전달 도체로서 정의된, 비트 라인(10)을 제공함으로써 시작할 수 있다. 비트 라인(10)은 산화 실리콘(SiO2), 테트라에틸 오소실리케이트(tetra ethyl orthosilicate:TEOS), 질화 실리콘(SiN), 또는 다른 저온 재료로부터 형성된 유전체 재료와 같은 어떤 적합한 절연 재료일 수 있는 절연 재료 기판(12)내에 형성된다. 본원에서 사용된, "저온 재료(low temperature material)"는 약 250°C 보다 낮은 온도에서 형성된 어떤 재료를 의미한다. 이보다 높은 온도들은 비트 라인(10)을 포함하는 재료들의 자성 특성들에 안좋게 영향을 미칠 수 있다. 기판(12)은 하나 이상의 자기전자 소자들을 포함할 수 있거나 또는 비트 라인(10)에 자기적으로 결합된 하나 이상의 자기전자 소자들을 포함하는 완전 다른 기판일 수 있다.
비트 라인(10)은 반도체 산업에서 잘 알려져 있는 어떤 적합한 다마신 공정에 의해 절연 재료 기판(12)내에서 형성될 수 있다. 본 발명의 일 예시적인 실시예에서, 비트 라인(10)은 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 등, 또는 이들의 조합된 합금으로 형성된 도전 라인(22)을 포함할 수 있다. 도전 라인(22)은 구리로 형성되는 것이 바람직하다.
본 발명의 다른 예시적인 실시예에서, 비트 라인(10)은 도전 라인(22)으로부터의 자속이 아래 놓인 자기전자 소자에 포커싱될 수 있도록, 측면들과 같은 제 1 표면(4) 및 제 2 표면(6)에 근접하게 위치된 클래딩층(20)을 더 포함한다. 클래딩층(20)은 반도체 산업에서 잘 알려져 있는 종래 방법들을 사용하여 형성될 수 있다. 본 발명의 일 예시적인 실시예에서, 클래딩층(20)은 플럭스 집중층(16)을 포함한다. 플럭스 집중층(16)은 도전 라인(22)내에 흐르는 전류에 의해 생성된 자속을 집중시키는 특징을 갖는 어떤 적합한 재료를 포함할 수 있다. 플럭스 집중층(16)은 니켈 및 철의 어떤 적합한 비율의 니켈 철(NiFe)과 같은 높은 유전율을 갖는 전기적으로 도전성인 자성 재료, 또는 원하는 영역에 자속을 집중시키고 재료 구조와 금속적으로 융화하기에 충분히 높은 유전율을 갖는 어떤 적합한 재료이다. 플럭스 집중층(16)은 도전 라인(22)의 표면들(4,6)을 따라 확장한다. 본 발명의 다른 실시예에서, 클래딩층(20)은 제 1 장벽층(14)을 포함할 수 있다. 바람직한 실시예에서, 제 1 장벽층(14)은 도전 라인(22)을 형성하는 금속의 기판(12)으로의 확산을 방지하거나 또는 감소시키기 위해, 도전 라인(22)의 측면들(4,6) 및 또한 바닥면(8)을 따라 확장한다. 제 1 장벽층(14)은 코발트(Co), 코발트 철(CoFe), 탄탈륨(Ta), 질화 탄탈륨(TaN), 또는 다른 적합한 재료를 포함할 수 있다. 본 발명의 다른 실시예에서, 클래딩층(20)은 도전 라인(22)의 표면들(4,6,8)에 근접하게 위치되고, 도전 라인(22)과 플럭스 집중층(16)간의 장벽으로서 서빙(serve)하는 제 2 장벽층(18)을 포함할 수 있다. 제 2 장벽층(18)은 Ta, TaN, 탄탈륨 질화 실리콘(TaSiN), 또는 다른 유사한 재료로 형성될 수 있다.
도 2를 참조하면, 제 1 재료층(24)이 비트 라인(10) 및 기판(12) 위에 놓이게 형성되고, 제 2 재료층(26)이 제 1 재료층(24) 위에 놓이게 형성된다. 제 1 재료층(24) 및 제 2 재료층(26)은 제 2 재료층(26)이 표준 에칭 기술들을 받게될 때, 제 1 재료층(24)이 에치 스톱(etch stop)으로서 서빙하도록 선택될 수 있다. 예컨대, 제 1 재료층(24)은 특정 에칭 화학에 대해 선택성이 있는 재료로 형성될 수 있거나, 또는 제 1 재료층(24)은 에칭 공정을 중지하거나 또는 늦추는 종단점 신호를 제공하는 재료로 형성될 수 있다. 제 1 재료층(24)을 형성하기에 적합한 저온 재료들의 예들은 플라즈마-인핸스드 질화물(plasma-enhanced nitride:PEN), TEOS, 질화 실리콘(SiN), 질화 알루미늄(AlN), 탄화 실리콘(SiC), 실리콘 카본 나이트라이드(SiCN), 실리콘 카본 옥시하이드라이드(SiCOH), 실리콘 옥시나이트라이드(SiON) 등을 포함하고, 이에 제한되는 것은 아니다. 제 2 재료층(26)은 제 1 재료층(24)이 제 2 재료층(26)과 상이한 재료로 이루어지는 한, 그리고 제 1 재료층(24)이 제 2 재료층(26)에 관련된 에치 스톱으로서 서빙하는 한, 이들 재료들로 또한 형성될 수 있다. 본 발명의 바람직한 실시예에서, 제 1 재료층(24)은 저온 플라즈마-인핸스드 질화물로부터 형성되고, 제 2 재료층(26)은 TEOS로부터 형성된다.
도 3을 참조하면, 제 2 재료층(26)의 일부가 제 2 재료층(26)내에 트렌치(28)를 형성하기 위해 종래 기술들을 사용하여 패터닝하고 에칭함으로써 제거될 수 있다. 트렌치(28)는 비트 라인(10)의 자속을 아래 놓인 자기전자 소자(도시 생략)에 포커싱하도록 적어도 비트 라인(10)과 동일하게 넓어야(wide) 함을 인식해야 할 것이다. 제 2 재료층(26)은 어떤 표준 에칭 기술을 이용해서도 에칭될 수 있지만, 플라즈마의 드라이 에칭에 의해 에칭되는 것이 바람직하다. 제 2 재료층(26)은 에칭이 제 1 재료층(24)에 의해 중지되도록 에칭될 수 있고, 이전에 기술된 바와 같이 이것은, 제 2 재료층(26)을 에칭하기 위해 사용된 에칭 공정에 순종적이지 않는(not amenable) 재료의 층, 또는 에칭을 중지하는 재료의 변경을 종단점 검출 신호로 인해 지시하는 재료의 층으로서 형성된다.
다음으로, 도 3에 예시된 바와 같이, 클래딩층(30)이 트렌치(28)내에 형성될 수 있다. 클래딩층(30)은 플라즈마 증기 증착법(PVD), 이온 빔 증착법(IBD), 원자층 증착(atomic layer deposition:ALD), 전기도금 또는 무전해도금(electroless plating)과 같은 어떤 적합한 증착 공정을 사용하여 형성될 수 있다. 클래딩층(30)은 클래딩층(20)을 형성하는 동일한 재료들로 형성될 수 있거나, 또는 상이한 재료들로 형성될 수 있다. 본 발명의 일 예시적인 실시예에서, 클래딩층(30)은 플럭스 집중층(34)을 포함한다. 플럭스 집중층(34)은 도전 라인(22)내에 흐르는 전류에 의해 생성된 자속을 비트 라인(10) 밑에 위치된 자기전자 소자로 향하게 하는 특징을 갖는다. 플럭스 집중층(16)과 유사하게, 플럭스 집중층(34)은 니켈 철(NiFe)과 같은 높은 유전율을 갖는 전기적으로 도전성인 자성 재료이거나, 또는 원하는 영역에 자속을 집중시키고 재료 구조와 금속적으로 융화하기에 충분히 높은 유전율을 갖는 어떤 적합한 재료이어야 한다. 본 발명의 다른 예시적인 실시예에서, 클래딩층(30)은 플럭스 집중층(34) 아래에 놓이게 형성되고, 트렌치(28)의 표면들을 접촉하는, 즉 제 1 및 제 2 재료층들(24, 26) 위에 놓인 제 1 장벽층(32)을 또한 포함할 수 있다. 제 1 장벽층(32)은 플럭스 집중층(16)의 재료와 도전 라인(22)간의 확산 장벽으로서 동작한다. 제 1 장벽층(32)은 코발트(Co), 코발트 철(CoFe), 탄탈륨(Ta), 질화 탄탈륨(TaN), 또는 다른 적합한 재료를 포함할 수 있다. 본 발명의 또 다른 실시예에서, 클래딩층(30)은 플럭스 집중층(34) 위에 놓이게 증착된 제 2 장벽층(36)을 또한 포함할 수 있다. 제 2 장벽층(34)은 플럭스 집중층(16)의 확산을 방지하거나 또는 감소시킨다. 제 2 장벽층(34)은 Ta, TaN, TaSN, 또는 다른 유사한 재료로 형성될 수 있다.
도 4를 참조하면, 그 다음에 버퍼 재료층(38)이 클래딩층(30) 위에 놓이게 형성될 수 있다. 버퍼 재료층(38)은 PEN, TEOS, SiO2, SiN, AlN, SiC, SiCN, SiCOH, SiON 등과 같은 어떤 적합한 저온 재료로 형성될 수 있다. 본 발명의 바람직한 실시예에서, 버퍼 재료층(38)은 TEOS로부터 형성된다.
도 5에 예시된 바와 같이, 그 다음에, 제 2 재료층(26)의 윗면 위에 놓이게 형성된 클래딩층 재료와 같은, 클래딩층(30)의 어떤 과다 부분(excess portion), 및 어떤 과다 버퍼 재료층(38)은 예컨대 화학 기계적 평탄화(chemical mechanical planarization), 또는 전기화학 기계적 평탄화(electrochemical mechanical planarization)와 같은 반도체 산업에 알려진 어떤 적합한 평탄화 공정, 또는 에칭과 같은 어떤 다른 적합한 제거 공정에 의해 제거될 수 있다. 클래딩층(30) 및 버퍼 재료층(38)의 적합한 부분이 제거되면, 클래딩층(30)의 일부가 비트 라인(10) 위에 최상 클래딩층(40)을 형성하기 위해 남는다. 수행된 평탄화 정도에 따라, 최상 클래딩층(40)은 실질적으로 평탄하거나 또는 평탄하지 않을 수 있다. 따라서, 인식될 바와 같이, 제 1 재료층(24) 위에 놓인 최상 클래딩층(40)을 포함하는 플럭스 집중 시스템(42)은 본 발명의 상술된 예시적인 실시예를 사용하여 형성될 수 있다. 부가하여, 플럭스 집중 시스템(42)은 비트 라인(10)의 클래딩층들(20)을 또한 포함할 수 있다.
도들 6 내지 10은 본 발명의 다른 예시적인 실시예를 예시한다. 도들 1 내지 5와 동일한 참조 번호들을 갖는 도들 6 내지 10의 소자들은 동일한 대응하는 도들 1 내지 5 소자들이다. 상기 방법은 절연 재료 기판(12)내에 형성된 비트 라인(10)을 제공함으로써 시작할 수 있다. 제 1 재료층(24)은 비트 라인(10) 및 기판(12) 위에 놓이게 형성되고, 제 2 재료층(50)은 제 1 재료층(24) 위에 놓이게 형성된다. 제 1 재료층(24) 및 제 2 재료층(50)은 제 2 재료층(50)이 드라이 플라즈마 에칭(dry plasma etching)을 받게될 때, 제 1 재료층(24)이 에치 스톱으로서 서빙하도록 선택될 수 있다. 예컨대, 제 1 재료층(24)은 드라이 플라즈마 에칭에 대해 선택성이 있는 재료로 형성될 수 있거나, 또는 제 1 재료층(24)은 에칭 공정을 중지하거나 또는 늦추는 종단점 신호를 제공하는 재료로 형성될 수 있다. 부가하여, 제 1 재료층(24) 및 제 2 재료층(50)은 특정 습식 에칭(wet etch) 공정을 받게될 때, 습식 에칭 화학이 제 1 재료층(24)을 제 2 재료층(50)보다 상당히 빠르게 에칭하도록 선택되는 것이 바람직하다. 본원에서 사용된 바와 같이, "보다 상당히 빠르게(significantly faster)" 에칭하는 것은 적어도 2배 이상 빠른 것을 의미한다. 따라서, 습식 에칭 화학은 제 1 재료층(24)을 제 2 재료층(50)보다 적어도 약 2배 빠르게 에칭한다. 본 발명의 바람직한 실시예에서, 습식 에칭 화학은 제 1 재료층(24)을 제 2 재료층(50)보다 약 10배 빠르게 에칭한다. 제 1 재료층(24)을 형성하기에 적합한 저온 재료들의 예는 플라즈마-인핸스드 질화물(PEN), TEOS, 질화 실리콘(SiN), 질화 알루미늄(AlN), 탄화 실리콘(SiC), 실리콘 카본 나이트라이드(SiCN), 실리콘 카본 옥시하이드라이드(SiCOH), 실리콘 옥시나이트라이드(SiON) 등을 포함하고, 이에 제한되지 않는다. 제 2 재료층(50)은 드라이 플라즈마에서 제 1 재료층(24)이 제 2 재료층(50)에 관련된 에치 스톱으로서 서빙하는 한, 그리고 제 1 재료층(24)의 습식 에칭이 제 2 재료층(50)보다 상당히 빠른 한 또한 이들 재료들로 형성될 수 있다. 본 발명의 다른 바람직한 실시예에서, 제 1 재료층(24)은 저온 PEN으로부터 형성되고, 제 2 재료층(50)은 TEOS로부터 형성된다.
도 7을 참조하여, 제 2 재료층(50) 및 제 1 재료층(24)의 일부가 제 2 재료층(50) 및 제 1 재료층(24)내에 트렌치(52)를 형성하기 위해 종래 기술들을 사용하여 패터닝하고 에칭함으로써 제거될 수 있다. 트렌치(52)는 아래 상세히 기술되는 바와 같이, 이후 증착된 클래딩층이 비트 라인(10)의 자속을 아래 놓인 자기전자 소자(도시 생략)에 포커싱할 수 있도록, 적어도 비트 라인(10)과 동일하게 넓어야 함을 인식해야 할 것이다. 제 2 재료층(50)은 반도체 산업에서 잘 알려져 있는 플라즈마의 드라이 에칭에 의해 에칭되는 것이 바람직하다. 본 발명의 일 예시적인 실시예에서, 제 2 재료층(50)은 에칭이 제 1 재료층(24)에 의해 중지되도록 에칭될 수 있고, 이전에 기술된 바와 같이 이것은, 드라이 에칭 공정에 순종적이지 않는 재료의 층, 또는 에칭을 중지하는 재료의 변경을 종단점 검출 신호로 인해 지시하는 재료의 층으로서 형성된다. 본 발명의 다른 실시예에서, 오버에칭(overetch)이 비트 라인(10)의 노출을 초래하지 않는 제 1 재료층(24)의 이후 오버에칭 전에, 제 2 재료층(50)의 에칭이 수행된다. 그 다음에, 제 1 재료층(24)은 제 1 재료층(24)을 제 2 재료층(50)보다 상당히 빠르게 에칭하는 습식 에칭 화학으로 에칭된다. 제 1 재료층(24)은 비트 라인(10)이 노출될 때까지, 또는 적어도 제 1 재료층(24)의 실질적인 양이 제거될 때까지 에칭된다. 선택적인 실시예에서, 비트 라인(10)으로부터의 제 1 재료층(24)의 적당한 제거를 보장하기 위해, 제 1 재료층(24)은 트렌치(52)가 제 1 재료층(24)의 언더컷(54)을 포함할 때까지 오버에칭될 수 있다. 오버에칭의 어떤 적합한 양이 제 1 재료층(24)의 적당한 제거를 보장하기 위해 수행될 수 있다. 오버에칭의 백분율(percentage)은 제 1 재료층(24)의 두께를 에칭하는데 걸리는 시간의 백분율로서 정의된다. 예컨대, 두께 "y"를 갖는 제 1 재료층(24)의 층을 에칭하는데 "x" 초가 걸렸다면, 100% 오버에칭은 다른 x 초의 오버에칭이거나 또는 2x 초의 전체 에칭 시간이다. 유사하게, 50% 오버에칭은 다른 0.5x 초의 오버에칭이거나 또는 1.5x 초의 전체 에칭 시간이다. 일 예시적인 실시예에서, 오버에칭은 약 100%일 수 있다. 본 발명의 더 바람직한 실시예에서, 오버에칭은 약 0%에서 약 50%일 수 있다.
본 발명의 다른 예시적인 실시예에서, 트렌치(52)의 사전-증착 스퍼터 에칭(pre-deposition sputter etch)이 원래의(native) 산화물을 비트 라인(10)의 표면(64)으로부터 제거하고 비트 라인(10)의 표면(64)을 매끄럽게(smooth)하기 위해 수행될 수 있다. 사전-증착 스퍼터 에칭은 반도체 산업에서 알려진 어떤 종래 기술을 사용하여 수행될 수 있다.
도 8을 참조하여, 그 다음에, 클래딩층(56)이 PVD, IBD, ALD, 전기도금 또는 무전해 도금과 같은 어떤 적합한 증착 공정을 사용하여 트렌치(52)내에 형성될 수 있다. 클래딩층(56)은 도 3을 참조하여 기술된 클래딩층(30)을 포함하는 모든 재료들 및 층들로 형성될 수 있다.
본 발명의 대안 실시예에서, 도 17을 잠시 참조하여, 절연 장벽층(66)이 클래딩층(56)의 증착 전에 트렌치(52)내에 형성될 수 있다. 절연 장벽층(66)은 아래 기술된 이후 형성된 최상 클래딩층, 및 클래딩층들(20)간의 해로운 간섭을 제거하거나 또는 없애기 위해 사용될 수 있다. 절연 장벽층(66)은 제 1 및 제 2 재료층들(24, 50)을 형성하기 위해 사용될 수 있는 재료들 중 어떤 재료를 포함하는 어떤 적합한 저온 재료로도 형성될 수 있다. 절연 장벽층(66)은 PEN으로 형성되는 것이 바람직하다.
도 9를 참조하면, 그 다음에, 버퍼 재료층(58)이 트렌치(52)내에, 그리고 클래딩층(56) 위에 놓이게 형성될 수 있다. 버퍼 재료층(58)은 도 4를 참조하여 기술된 버퍼 재료층(38)을 포함하는 재료들 중 어떤 재료로도 형성될 수 있다.
도 10에 예시된 바와 같이, 그 다음에, 클래딩층(56) 및 버퍼 재료층(58)의 어떤 과다 부분이 예컨대 화학 기계적 평탄화 또는 전기화학 기계적 평탄화와 같은 반도체 산업에서 알려진 어떤 적합한 평탄화 공정, 또는 에칭과 같은 어떤 다른 적합한 제거 공정에 의해 제거될 수 있다. 클래딩층(56) 및 버퍼 재료층(58)의 적합한 부분이 제거되면, 클래딩층(30)의 일부가 비트 라인(10) 위에 최상 클래딩층(60)을 형성하기 위해 남는다. 다시, 수행된 평탄화의 정도에 따라, 최상 클래딩층(60)은 실질적으로 평탄하거나 또는 평탄하지 않을 수 있다. 따라서, 인식될 바와 같이, 최상 클래딩층(60)을 포함하는 플럭스 집중 시스템(62)은 본 발명의 상술된 예시적인 실시예를 사용하여 형성될 수 있다. 최상 클래딩층(60)에 부가하여, 플럭스 집중 시스템(62)은 비트 라인(10)의 클래딩층들(20)을 또한 포함할 수 있다.
도들 11 내지 15는 본 발명의 또 다른 예시적인 실시예를 예시한다. 도들 1 내지 10과 동일한 참조 번호들을 갖는 도들 11 내지 15의 소자들은 동일한 대응하는 도들 1 내지 10 소자들이다. 상기 방법은 절연 재료 기판(12)내에 형성된 비트 라인(10)을 제공함으로써 시작할 수 있다. 제 1 재료층(24)은 비트 라인(10) 및 기판(12) 위에 놓이게 형성되고, 제 2 재료층(50)은 제 1 재료층(24) 위에 놓이게 형성된다.
도 12를 참조하여, 제 2 재료층(50) 및 제 1 재료층(24)의 일부가 제 2 재료층(50) 및 제 1 재료층(24)내에 트렌치(70)를 형성하기 위해 종래 기술들을 사용하여 패터닝하고 에칭함으로써 제거될 수 있다. 트렌치(70)는 아래 상세히 기술되는 바와 같이, 이후 증착된 클래딩층이 비트 라인(10)의 자속을 아래 놓인 자기전자 소자(도시 생략)에 포커싱할 수 있도록, 적어도 비트 라인(10)과 동일하게 넓어야 함을 인식해야 할 것이다. 제 2 재료층(50)은 반도체 산업에서 잘 알려져 있는 플라즈마의 드라이 에칭에 의해 에칭되는 것이 바람직하다. 본 발명의 일 실시예에서, 제 2 재료층(50)은 에칭이 제 1 재료층(24)에 의해 중지되도록 에칭될 수 있고, 이전에 기술된 바와 같이 이것은, 드라이 에칭 공정에 순종적이지 않는 재료의 층, 또는 에칭을 중지하는 재료의 변경을 종단점 검출 신호로 인해 지시하는 재료의 층으로서 형성된다. 본 발명의 다른 실시예에서, 오버에칭이 비트 라인(10)의 노출을 초래하지 않는 제 1 재료층(24)의 이후 오버에칭 전에 제 2 재료층(50)의 에칭이 수행된다. 그 다음에, 제 1 재료층(24)은 제 1 재료층(24)을 제 2 재료층(50)보다 상당히 빠르게 에칭하는 습식 에칭 화학으로 에칭된다. 제 1 재료층(24)은 비트 라인(10)이 노출될 때까지, 그리고 트렌치(70)가 제 1 재료층(24)의 언더컷(72)을 포함할 때까지 오버에칭될 수 있다. 이 예시적인 실시예에서, 오버에칭이 충분한 언더컷(72)을 생성하도록 실시되어서, 아래 기술된 바와 같은 클래딩층의 이후 증착 시, 불연속한 클래딩층이 달성된다.
도 13에 예시된 바와 같이, 그 다음에, 클래딩층(74)은 PVD, IBD, ALD, 또는 무전해 도금과 같은 증착 공정을 사용하여 트렌치(70)내에 형성될 수 있다. 클래딩층(74)은 도 3을 참조하여 기술된 클래딩층(30)을 포함하는 모든 재료들 및 층들로 형성될 수 있다. 기술된 바와 같이, 제 1 재료층(24)의 적어도 일부의 실질적인 언더컷(72)으로 인해, 클래딩층(74)은 비트 라인(10) 위에 놓인 최상 클래딩층(76) 및 제 2 재료층(50) 위에 놓인 보조(ancillary) 클래딩층(78)을 형성하는 불연속적인 것이 바람직하다.
도 14를 참조하여, 그 다음에, 버퍼 재료층(80)이 트렌치내에, 그리고 최상 클래딩층(76) 및 보조 클래딩층(78) 위에 놓이게 형성될 수 있다. 버퍼 재료층(80)은 도 4를 참조하여 기술된 버퍼 재료층(38)을 포함하는 재료들 중 어떤 재료로도 형성될 수 있다.
도 15에 예시된 바와 같이, 그 다음에, 제 2 재료층(50) 및 보조 클래딩층(78)은 예컨대 화학 기계적 평탄화, 전기화학 기계적 평탄화 등과 같은 반도체 산업에서 알려진 어떤 적합한 평탄화 공정에 의해 제거될 수 있다. 따라서, 최상 클래딩층(76)을 포함하는 플럭스 집중 시스템(82)은 비트 라인(10) 위에 놓이게 형성된다. 플럭스 집중 시스템(82)은 비트 라인(10)의 클래딩층들(20)을 또한 포함할 수 있다.
도 16은 본 발명의 다른 예시적인 실시예에 따라 형성된 랜덤 액세스 메모리 디바이스(90)의 일부의 확대된 투시도를 예시한다. 도들 1 내지 10과 동일한 참조 번호들을 갖는 도 16의 소자들은 대응하는 도 10 소자들과 동일하다. 랜덤 액세스 메모리 디바이스(90)는 복수의 자기 메모리 유닛들(92)을 포함한다. 자기 메모리 유닛들(92)은 거대 자기 저항(GMR) 소자들, 또는 자기 터널 정션(MTJ) 소자들일 수 있다. 자기 메모리 유닛들(92)은 예컨대 트랜지스터들, 데이터 라인들, 입력/출력 회로들, 데이터/어드레스 디코더들 등과 같은 어떤 적합한 반도체 디바이스들(도시 생략)을 포함할 수 있는, 어떤 적합한 반도체 기판(94) 위에 또는 내에 형성될 수 있다.
자기 메모리 유닛들(92)의 각각은 비트 라인(10)에 의해 생성된 자기장이 복수의 자기 메모리 유닛들(92)을 프로그래밍하기 위해 사용될 수 있도록, 비트 라인(10)에 자기적으로 결합된다. 비트 라인(10)에 의해 생성된 자기장은 플럭스 집중 시스템(96)에 의해 메모리 유닛들(92)을 향해 포커싱될 수 있다. 일 예시적인 실시예에서, 도 16에 예시된 바와 같이, 플럭스 집중 시스템(96)은 클래딩층들(20) 및 최상 클래딩층(60)을 포함한다. 그러나, 플럭스 집중 시스템(96)은 본원에서 기술된 최상 클래딩층의 어떤 다른 예시적인 실시예들도 포함할 수 있으며, 최상 클래딩층만을 포함할 수도 있음을 인식해야 할 것이다.
따라서, 본 발명에 따라, 자기전자 디바이스에서 사용하기 위한 플럭스 집중 시스템을 제작하는 방법이 제공되었음이 명백하다. 본 발명의 여러 실시예들이 본원의 특정 실시예들을 참조하여 기술되고 예시되어 왔음에도, 본 발명은 그러한 예시적인 실시예들에 제한되는 것으로서 의도되지 않는다. 예컨대, 본 발명의 방법의 상술된 실시예들이 비트 라인 위에 놓인 2개의 층들을 형성하는 것을 포함하면서, 상기 방법은 트렌치를 형성하기 위해 단일 층을 에칭하고 클래딩층을 트렌치내에 증착하는, 비트 라인 위에 놓인 단일 층을 형성하는 것을 또한 포함할 수 있음을 인식해야 할 것이다. 그러면, 버퍼 재료층은 트렌치내에, 그리고 클래딩층 및 클래딩층의 어떤 과다 부분 위에 놓이게 형성될 수 있고, 그 다음에 버퍼 재료층은 상술된 바와 같이 제거될 수 있다. 본 발명의 이 예시적인 실시예는 도 10에 예시된 것과 유사한 플럭스 집중 시스템을 초래할 수 있다. 대응하여, 본 발명의 상기 방법은 3개 이상의 층들을 비트 라인 위에 놓이게 형성하는 것을 포함할 수 있다. 부가하여, 클래딩층은 1개 플럭스 집중층에 제한되지 않고, 부가 플럭스 집중층들을 포함할 수 있다. 더욱이, 클래딩층은 제 1 및 제 2 장벽층들에 부가하여 장벽층들을 포함할 수 있다. 이러한 실시예들의 다수의 변화들 및 변경들이 본 발명의 범위를 벗어나지 않고 가능하다는 것을 당업자는 인지할 것이다. 따라서, 첨부된 청구항들의 범위내에 속하는 모든 이러한 변경들 및 변화들은 본 발명내에 포함되도록 의도된다.
이익들, 다른 유리함들, 및 문제점들에 대한 해결책들이 특정 실시예들에 관하여 상술되었다. 그러나, 어떤 이익, 유리함, 또는 해결책이 발생하도록 야기할 수 있거나 또는 더 명확하게 되도록 할 수 있는 이익들, 유리함들, 문제점들에 대한 해결책들은 어떤 또는 모든 청구항들의 중요한, 요구되는, 또는 기본 특성들 또는 요소들로서 해석되지 않는다. 본원에서 사용된 바와 같이, 용어 "포함한다(comprises)", "포함하는(comprising)", 또는 이들의 어떤 다른 변용은 요소들의 목록을 포함하는 공정, 방법, 아티클(article), 또는 장치가 이들 요소들만이 아니라, 그러한 공정, 방법, 아티클, 또는 장치에 명확히 나열되거나 또는 고유하지 않은 다른 요소들도 포함할 수 있도록 배타적이지 않은 포함을 커버하도록 의도된다.

Claims (35)

  1. 자기 전자 디바이스에서 사용하기 위한 플럭스 집중 시스템을 제작하는 방법에 있어서,
    기판내에 형성된 비트 라인을 제공하는 단계;
    상기 비트 라인 및 상기 기판 위에 놓이는 제 1 재료층을 형성하는 단계;
    상기 제 1 재료층내에 트렌치를 형성하기 위해 에칭하는 단계;
    상기 트렌치내에 클래딩층(cladding layer)을 증착하는 단계;
    상기 클래딩층 위에 놓이는 버퍼 재료층을 형성하는 단계; 및
    상기 버퍼 재료층의 일부 및 상기 클래딩층의 일부를 제거하는 단계를 포함하는 플럭스 집중 시스템 제작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료층을 형성하는 단계는 플라즈마-인핸스드 질화 실리콘(plasma enhanced silicon nitride:PEN), 테트라에틸 오소실리케이트(tetraethyl orthosilicate:TEOS), 질화 실리콘(SiN), 질화 알루미늄(AlN), 탄화 실리콘(SiC), 실리콘 카본 나이트라이드(SiCN), 실리콘 카본 옥시하이드라이드(SiCOH), 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나로부터 상기 제 1 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 재료층을 형성하는 단계 전에, 제 2 재료층을 상기 비트 라인 및 상기 기판 위에 놓이게 형성하는 단계를 더 포함하는, 플럭스 집중 시스템 제작 방법.
  4. 제 3 항에 있어서,
    상기 제 1 재료층이 에칭될 때, 상기 제 2 재료층이 에치 스톱(etch stop)으로서 서빙하도록 상기 제 1 재료층 및 상기 제 2 재료층을 선택하는 단계를 더 포함하는, 플럭스 집중 시스템 제작 방법.
  5. 제 3 항에 있어서,
    상기 제 1 재료층을 형성하는 단계는 플라즈마-인핸스드 질화 실리콘(PEN), 테트라에틸 오소실리케이트(TEOS), 질화 실리콘(SiN), 질화 알루미늄(AlN), 탄화 실리콘(SiC), 실리콘 카본 나이트라이드(SiCN), 실리콘 카본 옥시하이드라이드(SiCOH), 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나로부터 상기 제 1 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  6. 상기 제 2 재료층을 형성하는 단계는 플라즈마-인핸스드 질화 실리콘(PEN), 테트라에틸 오소실리케이트(TEOS), 질화 실리콘(SiN), 질화 알루미늄(AlN), 탄화 실리콘(SiC), 실리콘 카본 나이트라이드(SiCN), 실리콘 카본 옥시하이드라이드(SiCOH), 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나로부터 상기 제 2 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  7. 제 3 항에 있어서,
    상기 제 2 재료층을 형성하는 단계는 플라즈마-인핸스드 질화물의 상기 제 2 재료층을 형성하는 것을 포함하고, 상기 제 1 재료층을 형성하는 단계는 테트라에틸 오소실리케이트로부터 상기 제 1 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  8. 제 1 항에 있어서,
    상기 에칭 단계는 드라이 플라즈마 에칭(dry plasma etching)에 의해 에칭하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  9. 제 3 항에 있어서,
    상기 에칭 단계는 드라이 플라즈마 에칭에 의해 에칭하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  10. 제 1 항에 있어서,
    상기 클래딩층을 증착하는 단계는 자속을 원하는 영역에 집중시키기에 충분히 높은 유전율을 갖는 전기적으로 도전성인 자성 재료인 플럭스 집중층을 증착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  11. 제 10 항에 있어서,
    상기 클래딩층을 증착하는 단계는 니켈 철(NiFe)로 형성된 플럭스 집중층을 증착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  12. 제 1 항에 있어서,
    상기 버퍼 재료층의 일부 및 상기 클래딩층의 일부를 제거하는 단계는 화학 기계적 평탄화에 의해 제거하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  13. 제 3 항에 있어서,
    상기 에칭 단계는 상기 제 1 재료층을 드라이 플라즈마 에칭으로 에칭하고, 상기 제 2 재료층을 상기 제 1 재료층보다 상당히 빠르게 에칭하도록 야기하는 습식 에칭 화학(wet etch chemistry)을 사용하여 상기 제 1 및 제 2 재료층들을 에칭하는 것을 포함하고, 상기 에칭은 상기 제 1 및 제 2 재료층들내에 트렌치를 형성하는, 플럭스 집중 시스템 제작 방법.
  14. 제 13 항에 있어서,
    상기 제 2 재료층을 형성하는 단계는 플라즈마-인핸스드 질화물의 상기 제 2 재료층을 형성하는 것을 포함하고, 상기 제 1 재료층을 형성하는 단계는 테트라에틸 오소실리케이트로부터 상기 제 1 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  15. 제 13 항에 있어서,
    상기 클래딩층을 상기 트렌치내에 증착하는 단계는 불연속한 클래딩층을 즉착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  16. 제 13 항에 있어서,
    상기 에칭 단계는 약 100%의 상기 제 2 재료층의 오버에칭(overetching)을 더 포함하는, 플럭스 집중 시스템 제작 방법.
  17. 제 13 항에 있어서,
    상기 에칭 단계는 약 0% 내지 50%의 상기 제 2 재료층의 오버에칭을 더 포함하는, 플럭스 집중 시스템 제작 방법.
  18. 제 1 항에 있어서,
    상기 비트 라인을 제공하는 단계는 제 1 표면 및 제 2 표면을 갖는 도전 라인, 및 상기 도전 라인의 상기 제 1 및 제 2 표면들에 근접하게 위치된 클래딩층을 포함하는 비트 라인을 제공하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  19. 제 13 항에 있어서,
    상기 클래딩층을 증착하는 단계 전에, 절연 장벽층을 상기 트렌치내에 형성하는 단계를 더 포함하는, 플럭스 집중 시스템 제작 방법.
  20. 자기전자 디바이스에서 사용하기 위한 플럭스 집중 시스템을 제작하는 방법에 있어서,
    기판내에 형성된 비트 라인을 제공하는 단계;
    상기 비트 라인 및 상기 기판 위에 놓이는 제 1 재료층을 형성하는 단계;
    상기 제 1 재료층 위에 놓이는 제 2 재료층을 형성하는 단계;
    트렌치를 형성하기 위해 드라이 플라즈마 에칭(dry plasma etch)으로 상기 제 2 재료층을 에칭하는 단계;
    상기 제 1 재료층이 상기 제 2 재료층보다 상당히 빠르게 에칭하도록 하는 습식 에칭 화학(wet etch chemistry)을 사용하여 상기 제 1 재료층을 에칭하는 단계;
    상기 트렌치내에 클래딩층을 증착하는 단계;
    상기 클래딩층 위에 놓이는 버퍼 재료층을 형성하는 단계; 및
    상기 버퍼 재료층의 일부 및 상기 클래딩층의 일부를 제거하는 단계를 포함하는 플럭스 집중 시스템 제작 방법.
  21. 제 20 항에 있어서,
    상기 제 1 재료층을 형성하는 단계는 플라즈마-인핸스드 질화물의 상기 제 1 재료층을 형성하는 것을 포함하고, 상기 제 2 재료층을 형성하는 단계는 테트라에틸 오소실리케이트로부터 상기 제 2 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  22. 제 20 항에 있어서,
    상기 클래딩층을 증착하는 단계는 자속을 원하는 영역에 집중시키기에 충분히 높은 유전율을 갖는 전기적으로 도전성인 자성 재료인 플럭스 집중층을 증착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  23. 제 20 항에 있어서, 상기 클래딩층을 증착하는 단계는 니켈 철(NiFe)로 형성된 플럭스 집중층을 증착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  24. 제 20 항에 있어서,
    상기 클래딩층을 증착하는 단계 전에, 절연 장벽층을 상기 트렌치내에 형성하는 단계를 더 포함하는, 플럭스 집중 시스템 제작 방법.
  25. 제 20 항에 있어서,
    상기 제 1 재료층을 에칭하는 단계는 상기 비트 라인의 표면의 적어도 일부를 노출시키고, 상기 방법은 상기 비트 라인의 상기 표면을 사전-증착 스퍼터 에칭하는 단계를 더 포함하는, 플럭스 집중 시스템 제작 방법.
  26. 제 20 항에 있어서,
    상기 버퍼 재료층의 일부 및 상기 클래딩층의 일부를 제거하는 단계는 상기 제 2 재료층을 제거하는 것을 더 포함하는, 플럭스 집중 시스템 제작 방법.
  27. 자기전자 디바이스에서 사용하기 위한 플럭스 집중 시스템을 제작하는 방법에 있어서,
    기판내에 형성된 비트 라인을 제공하는 단계;
    상기 비트 라인 및 상기 기판 위에 놓이는 제 1 재료층을 형성하는 단계;
    상기 제 1 재료층 위에 놓이는 제 2 재료층을 형성하는 단계;
    트렌치를 형성하기 위해 드라이 플라즈마 에칭으로 상기 제 2 재료층을 에칭하는 단계;
    상기 제 1 재료층이 상기 제 2 재료층보다 상당히 빠르게 에칭하도록 하고, 상기 트렌치가 상기 제 2 재료에 상대적인 상기 제 1 재료층의 언더컷(undercut)을 포함하도록 상기 제 1 재료층의 오버에칭(overetching)을 행하는 습식 에칭 화학을 사용하여 상기 제 1 재료층을 에칭하는 단계;
    상기 트렌치내에 클래딩층을 증착하는 단계로서, 상기 클래딩층은 상기 비트 라인 위에 놓인 제 1 부분 및 상기 제 2 재료층 위에 놓인 제 2 부분을 포함하는, 상기 증착 단계;
    상기 트렌치내에 버퍼 재료층을 형성하는 단계로서, 상기 버퍼 재료층은 상기 클래딩층의 적어도 상기 제 1 부분 위에 놓인, 상기 형성 단계; 및
    상기 클래딩층의 상기 제 2 부분 및 상기 버퍼 재료층의 일부를 제거하는 단계를 포함하는 플럭스 집중 시스템 제작 방법.
  28. 제 27 항에 있어서,
    상기 제 1 재료층을 형성하는 단계는 플라즈마-인핸스드 질화물의 상기 제 1 재료층을 형성하는 것을 포함하고, 상기 제 2 재료층을 형성하는 단계는 테트라에틸 오소실리케이트로부터 상기 제 2 재료층을 형성하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  29. 제 27 항에 있어서,
    상기 클래딩층을 증착하는 단계는 자속을 원하는 영역에 집중시키기에 충분히 높은 유전율을 갖는 전기적으로 도전성인 자성 재료인 플럭스 집중층을 증착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  30. 제 29 항에 있어서,
    상기 클래딩층을 증착하는 단계는 니켈 철(NiFe)로 형성된 플럭스 집중층을 증착하는 것을 포함하는, 플럭스 집중 시스템 제작 방법.
  31. 제 27 항에 있어서,
    상기 제 1 재료층을 에칭하는 단계는 상기 비트 라인의 표면의 적어도 일부를 노출시키고, 상기 방법은 상기 비트 라인의 상기 표면을 사전-증착 스퍼터 에칭하는 단계를 더 포함하는, 플럭스 집중 시스템 제작 방법.
  32. 제 27 항에 있어서,
    상기 클래딩층의 상기 제 1 부분 및 상기 제 2 부분은 연속인, 플럭스 집중 시스템 제작 방법.
  33. 제 27 항에 있어서,
    상기 클래딩층의 상기 제 1 부분 및 상기 제 2 부분은 불연속인, 플럭스 집중 시스템 제작 방법.
  34. 제 32 항에 있어서,
    상기 클래딩층의 상기 제 2 부분 및 상기 버퍼 재료층의 일부를 제거하는 단계는 상기 제 2 재료층을 제거하는 것을 더 포함하는, 플럭스 집중 시스템 제작 방법.
  35. 제 33 항에 있어서,
    상기 클래딩층의 상기 제 2 부분 및 상기 버퍼 재료층의 일부를 제거하는 단계는 상기 제 2 재료층을 제거하는 것을 더 포함하는, 플럭스 집중 시스템 제작 방법.
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