KR20050078994A

KR20050078994A - 다주파대용 멱급수형 프리디스토터

Info

Publication number: KR20050078994A
Application number: KR1020050009336A
Authority: KR
Inventors: 스즈키야스노리; 나라하시쇼이치; 미즈타신지; 야마오야스시
Original assignee: 가부시키가이샤 엔.티.티.도코모
Priority date: 2004-02-03
Filing date: 2005-02-02
Publication date: 2005-08-08
Also published as: EP1562285B1; KR100665021B1; US7170344B2; CN1652456A; EP1562285A1; CN100446413C; DE602005021265D1; US20050168283A1

Abstract

복수의 대역신호를 포함하는 송신 신호를 지연회로를 포함하는 선형 신호 전달 경로와, 복수의 주파수대용의 변형 발생 경로에 분배하고, 각 주파수대용의 변형 발생 경로에서는, 분배된 신호로부터 그 주파수대의 신호를 대역 신호 추출기에서 추출하고, 추출한 신호의 홀수차 변형을 홀수차 변형 발생기에 의해 발생하고, 그 홀수차 변형의 위상과 진폭을 벡터 조정기에서 조정하고, 그 변형 발생 경로의 출력으로 한다. 이들 복수의 변형 발생 경로의 출력과, 선형 신호 전달 경로의 출력을 합성기에서 합성하고, 다주파대용 멱급수형 프리디스토터의 출력으로 한다.

Description

다주파대용 멱급수형 프리디스토터{MULTI-BAND PREDISTORTER USING POWER SERIES REPRESENTATION}

본 발명은, 고주파신호를 전력 증폭하는 전력증폭기의 변형을 보상하는 프리디스토터에 관한 것으로서, 특히 복수의 대역의 고주파신호를 일괄해서 변형보상을 실현할 수 있는 다주파대용 멱급수형 프리디스토터에 관한 것이다.

마이크로파대 전력증폭기의 비선형 변형보상 방법의 하나로서 디지털 신호처리에 의한 프리디스토션법(이하, 디지털 프리디스토션법)이 있다(예를 들면 특허문헌1). 디지털 프리디스토션법의 특징은, 디지털 신호처리로 프리디스토터의 구성을 가능하게 함으로써 복잡한 아날로그 회로를 불필요로 하고 있는 점에 있다.

지금까지 디지털 프리디스토터에는, 미리 증폭기의 비선형특성을 선형화하는 테이블을 가지는 룩 업 테이블에 의한 구성이 알려져 있다(예를 들면 비특허문헌1 및 특허문헌2). 룩 업 테이블을 가지는 디지털 프리디스토터는, 변형성분을 설계치 이하로 하도록 증폭기출력 신호를 귀환해서 룩 업 테이블의 설정치를 갱신한다. 이렇게 하여, 디지털 신호처리로 변형보상을 할 수 있는 것이 알려져 있다. 그 변형보상량은, 약 15dB이하인 것이 알려져 있다(비특허문헌2).

멱급수 모델에 의거하는 프리디스토터가 있다. 지금까지 아날로그 회로로 실현되어 있고, 변형 개선량은 30dB이상을 달성하고 있다(비특허문헌3). 멱급수 모델은 증폭기의 비선형 특성을 정밀도 높게 모델화하고 있는 것이 알려져 있다(예를 들면 비특허문헌4). 멱급수 모델을 이용하는 디지털 프리디스토터에 있어서의 변형보상 방법에서는, 증폭기 출력 신호로부터 각 다음의 계수를 보정하는 신호를 추출할 필요가 있다. 지금까지 특허문헌1에서는, 송신 신호로부터 기본파와 각 다음의 변형성분을 제거해서 보정용 신호를 추출하고 있었다. 보다 쉽게 멱급수 모델의 보정용 신호를 추출하는 방법으로서, 2파의 등레벨 반출파를 파일럿 신호로서 이용하는 방법이 있다(비특허문헌3).

[특허문헌1] P. Kennington, UK Patent Application, GB2, 335, 812A

[특허문헌2] 일본국 특표2002-522989호 공보

[비특허문헌1] H. Girard, and K. Feher, "A new baseband linearizer for more efficient utilization of earth station amplifiers used for QPSK transmission", IEEE J. Select. Areas Commun. SAC-1, No.1, 1983.

[비특허문헌2] 이시카와, 하세, 구보, 도자와, 하마노, "W-CDMA기지국용 적응 변형 보상장치의 개발", 2002년 전자정보통신 학회 소사이어티대회, C-2-31, 2002. 09.

[비특허문헌3] T. Nojima, and T. Konno, "Cuber predistortion linearizer for relay equipment in 800MHz band land mobile telephone system", IEEE Trans. Vech. Tech., Vol. VT-34, No.4, pp.169-177, 1985. 11.

[비특허문헌4] Tri T. Ha, Solid-State Microwave amplifier Design, Chapter 6, Krieger Publishing Company, 1991.

이산(離散)한 복수의 주파수대로 동시에 이동무선을 서비스하는 방식에 있어서, 각각의 주파대역에 맞춰 프리디스토터를 필요로 하고 있었다. 그러나 배경기술의 항에서 든 종래의 프리디스토터의 구성에 있어서, 그 조정할 수 있는 주파수범위는 반송파 주파수를 중심으로 20수MHz정도이며, PDC(퍼스널·디지털·셀룰러)와 같이 800MHz대와 1.5GHz대의 복수의 대역의 송신 신호를 동시에 변형보상을 하면서 소정의 변형보상을 달성할 수는 없었다. 지금까지의 프리디스토터는, 각 송신 주파수대역에 맞춰 변형보상을 일괄해서 행하는 변형 발생 경로를 구비하고 있지 않다. 이 때문에 복수의 주파수대에 있어서 충분한 변형보상량을 달성하는 조정을 행할 수 없었다. 복수의 주파수대의 프리디스토션 처리를 일괄로 할 수 있다면, 장치의 간이화, 저소비전력화, 소형화를 가능하게 한다.

또, 종래의 멱급수형 프리디스토터의 지연선로를 공통으로 하여, 복수의 주파수대에 대응한 변형 발생 수단을 가지는 멱급수형 프리디스토터를 구성하는 방법이 있다. 이러한 복수의 멱급수형 프리디스토터를 마치 병렬로 구성하는 방법에서는, 각각의 변형 발생 수단에 복수의 주파수대의 송신 신호가 입력된다. 각각의 변형 발생 수단은 각각의 주파수대에 대하여 변형보상을 행하도록 입력된 송신 신호의 진폭과 위상을 조정한다. 그러나, 변형 발생 수단에 입력되는 송신 신호가, 복수의 주파수대의 송신 신호인 경우, 각각의 주파수대의 송신 신호에 대하여 최적의 진폭과 위상의 조정을 할 수 없다. 예를 들면 800MHz대와 1.5GHz대의 송신 신호라면, 변형 발생기는 800MHz대에 대하여 알맞은 진폭과 위상을 설정할 수 있지만, 700MHz의 차(差) 주파수가 있는 1.5GHz대에 대하여 최적의 진폭과 위상을 설정하기 위해서는 700MHz의 차 주파수에 추종하는 고속동작이 가능한 진폭과 위상 설정 수단이 필요하다. 그러나, 이러한 고속의 진폭·위상 설정 수단은 없다.

이렇게, 각각의 주파대에서 동작하는 멱급수형 프리디스토터를 복수 사용해도, 복수의 주파수대에서 동작하는 멱급수형 프리디스토터를 구성할 수 없었다.

본 발명에 의하면, 각각의 주파수대의 신호를 추출하는 대역 신호 추출기와, 추출된 신호의 홀수차 성분을 각각 발생하는 변형 발생기를 가지는 변형 발생 경로를 복수의 주파대에 대응해서 각각 설치하고, 입력 신호를 선형 신호 전달 경로와 그들의 변형 발생 경로에 분배하고, 그들의 경로의 출력을 합성해서 다주파대용 멱급수형 프리디스토터의 출력으로 한다. 이렇게, 복수의 주파수대역에 있어서 변형보상을 독립적으로 행하는 프리디스토터를 구성한다.

본 발명에 의한 멱급수형 프리디스토터에 의하면 복수의 대역신호를 각 대역별로 주파수 분리하고, 각 주파수대역별로 홀수차의 변형을 발생시키고, 그 변형성분에 의해 전력증폭기에서 발생하는 변형성분을 억압하도록 각 주파수대역마다 조정하고, 송신 신호에 합성해서 전력증폭기에 입력한다. 이 결과로서 전력증폭기의 출력측에 있어서의 각 주파수대역의 홀수차 변형성분은 제거된다.

즉, 각 주파대역별로 독립해서 변형보상량을 조정할 수 있고, 복수의 주파수대역의 변형보상량을 일괄해서 처리할 수 있다. 따라서 본 발명에 의하면 장치의 간이화, 저소비전력화, 소형화가 가능하게 된다.

(바람직한 실시예의 상세한 설명)

제1실시예

도 1에 본 발명을 실행하기 위한 최선의 형태를 도시한다. 이 프리디스토터는 프리디스토션 회로(100)와 제어기(31)를 포함하고, 프리디스토션 회로(100)는, 선형 신호 전달 경로(P_L)와, 3차변형 발생 경로(P_D1)와, 3차변형 발생 경로(P_D2)와, 이들의 경로의 출력 신호를 합성하는 합성기(14A, 14B)를 포함한다. 도 1에 도시한 프리디스토터는 디지털 신호처리로 실현되고, 제1 및 제2의 주파수대(중심 주파수 f1와 f2로 나타내는 것으로 한다)에 대응한다. 이동무선에 적용하면, f1은 예를 들면 800MHz대, f2는 예를 들면 1.5GHz대로 할 수 있다. 그 밖의 예로서는 f1이 1.5GHz대, f2가 2GHz대라도 좋다. 또한, 주파수대역의 수는 2개에 한하지 않고 2개이상의 임의인 수에 적응할 수 있다. 또, 변형 발생기의 경로를 5차 이후의 고차변형 발생 경로를 추가하여도 좋다.

송신 신호는 선형 신호 전달 경로(P_L)와 2개의 주파수대에 대응한 제1 및 제2변형 발생 경로(P_D1, P_D2)에 분배된다. 제1의 변형 발생 경로(P_D1)는 제1주파수대의 대역 신호 추출기(11-1)와, 3차변형 발생기(X3-1)와, 벡터 조정기(V3-1)의 종속 접속에 의해 구성되어 있다. 제2의 변형 발생 경로(P_D2)는 제2주파수대의 대역 신호 추출기(11-2)와, 3차변형 발생기(X3-2)와, 벡터 조정기(V3-2)의 종속 접속에 의해 구성되어 있다. 제1 및 제2의 변형 발생 경로의 출력은 합성기(14B)에서 합성되고, 그 합성 결과는 합성기(14A)에서 선형 신호 전달 경로(P_L)의 출력과 합성된다. 선형 신호 전달 경로(P_L)의 지연회로(10D)는 여기에서는 쉬프트 레지스터와 같은 메모리로 구성할 수 있고, 후술의 아날로그 프리디스토터의 경우에는, 지연선로로 구성할 수 있다. 2개의 대역 신호 추출기(11-1과 11-2)는 대역 통과 필터로 구성하여도 좋고, 대역 저지 필터로 구성하여도 좋다.

대역 신호 추출기(11-1)에서 추출한 중심 주파수(f1)의 대역신호는 3차변형 발생기(X3-1)에 공급된다. 3차변형 발생기(X3-1)는 중심 주파수(f1)의 대역의 송신 신호의 3차변형을 발생한다. 벡터 조정기(V3-1)는 가변감쇠기(VA-1)와 가변위상기(VP-1)의 종속회로로 구성되고, 3차변형 발생기(X3-1)가 발생한 3차변형신호의 레벨이 프리디스토터의 출력측에 접속되는 전력증폭기(특별히 도시하지 않는다)에서 발생하는 3차변형성분과 진폭이 일치하고, 위상이 역위상이 되도록 초기 설정하고, 그 초기 설정 상태를 유지하도록 제어기(31)에 의해 제어한다.

마찬가지로, 대역 신호 추출기(11-2)에서 추출한 중심 주파수(f2)의 대역신호는 3차변형 발생기(X3-2)에 공급되고, 주파대역(f2)의 송신 신호의 3차변형성분을 발생한다. 이 3차변형성분도, 가변감쇠기(VA-2)와 가변위상기(VP-2)의 종속 접속으로 구성된 벡터 조정기(V3-2)에 의해 전력증폭기에서 발생하는 대역(f2)의 3차변형성분과 등(等)진폭, 역위상이 되도록 초기 설정하고, 그 설정 상태를 유지하도록 제어기(31)에서 제어한다.

제1 및 제2의 변형 발생 경로(P_D1, P_D2)에서 발생한 변형성분은 합성기(14B)에서 합성되고, 합성기(14A)에서 선형 신호 전달 경로(P_L)로부터의 지연된 송신 신호와 합성되고, 디지털·아날로그 변환기(DAC)(21)에서 아날로그 신호로 변환되어, 그 아날로그 신호가 디지털 프리디스토터의 출력 신호로서 출력된다. 이 아날로그 신호는 특별히 도시되어 있지 않지만 전력증폭기에서 증폭되고, 송신안테나로부터 전파로서 방사된다.

전력증폭기에서 증폭된 송신 신호의 일부를 예를 들면 방향성 결합기 등에서 추출하고, 그 송신 신호를 아날로그·디지털 변환기(ADC)(29)에서 디지털 신호로 변환하고, 그 디지털 신호를 제어기(31)에 입력한다.

제어기(31)는 벡터 조정기(V3-1, V3-2)를 제어하고, 아날로그·디지털 변환기(29)를 통해서 귀환되는 송신 신호의 주파대역(f1과 f2)의 3차변형성분이 최소가 되도록, 벡터 조정기(V3-1, V3-2)를 제어한다. 이 때문에, 신호검출기(28)에는 주파수대역(f1과 f2)을 추출하는 대역 신호 추출기가 포함되어 있다.

대역 신호 추출기(11-1 및 11-2)의 특성은 각각 중심 주파수를 f1, f2로 하는 원하는 대역폭을 가지고, 각각 제1 및 제2의 주파수대의 신호를 추출한다. 이러한 각 대역 신호 추출기는 예를 들면 대역 통과 필터(밴드 패스 필터:BPF)로 구성하여도 좋고, 또는 대역 저지 필터(밴드 일리미네이션 필터:BEF)로 구성하여도 좋다. 도1의 실시예에서는, 전력증폭기의 3차변형을 보상할 경우로서 변형 발생 경로(P_D1, P_D2)에서 3차변형을 발생할 경우를 도시하였지만, 일반적으로, 전력증폭기가 발생하는 보상해야 할 홀수차 변형와 같은 홀수차의 변형을 발생하도록 구성한다.

도 2에 대역 신호 추출기(11-1, 11-2)를 대역 통과 필터로 구성했을 경우의 주파수대 감쇠특성을 각각 실선과 파선으로 개념적으로 도시한다. 중심 주파수가 각각 f1, f2의 주파대의 대역외에서 가파르게 감쇠량이 증대하고, 주파수대간의 분리가 충분한 특성으로 할 필요가 있다. 그러한 특성은 일반적으로 복수의 밴드 패스 필터를 종속 접속해서 얻을 수 있다.

도 3은 예를 들면 주파수대 추출기(11-1)를 대역 저지 필터로 구성했을 경우의 주파수대 감쇠량 특성을 도시한다. 다만, 이 예는 도 1의 프리디스토터에 중심 주파수가 각각 f3, f4의 제3 및 제4변형 발생 경로가 더욱 추가되어 있는 것으로 했을 경우의 제1의 대역 신호 추출기(11-1)에 요구되는 특성을 개념적으로 도시하고 있다. 이 특성은, 도 3으로부터 분명하게 나타나 있는 바와 같이 제1주파수대(f1) 이외의 주파수대인 제2, 제3 및 제4주파수대(f2, f3, f4)를 각각 저지하는 3개의 대역 저지 필터(BEF1, BEF2, BEF3)를 도4 도시한 바와 같이 종속 접속함으로써 형성할 수 있다. 각 대역 저지 필터는 그 대역에서 충분한 대역 저지 특성을 가지고, 또한 그 이외의 대역에서 충분히 저손실의 통과 특성을 가지도록 구성한다. 그러한 각 대역 저지 필터는 예를 들면 노치 필터로 구성할 수 있다. 노치 필터에는, 유전체공진기를 이용하는 대역 저지 필터, 마이크로스트립 라인에 의한 스터브를 이용한 필터 등을 적용할 수 있다. 도면에 도시하고 있지 않지만, 마찬가지로, 제2의 대역 신호 추출기(11-2)의 특성은 다른 제1, 제3 및 제4주파수대를 각각 저지하는 3개의 대역 저지 필터의 종속 접속으로 형성할 수 있다. 도시하지 않은 제3 및 제4주파수수의 대역 신호 추출기에 관해서도 동일하다.

각 주파대 추출기를 대역 통과 필터로 구성할 경우에는, 중심 주파수의 대역주변을 추출하기 쉽고, 또 중심 주파수로부터의 아이솔레이션이 비교적 취하기 쉬운 이점이 있다. 그러나, 중심 주파수가 밴드 패스 필터의 공진주파수가 되기 때문에, 신호의 지연이 커진다. 따라서 그 지연량에 맞춰서 도 1에 있어서의 선형 신호경로를 구성하는 지연회로(10D)의 지연량을 크게 할 필요가 있고, 그것에 의해 프리디스토터의 안정성이 저하한다. 특히, 후술과 같이 프리디스토터를 아날로그 회로로 구성할 경우에는, 선형 신호 전달 경로(P_L)의 지연회로(10D)를 구성하는 지연선로가 길어 지고, 신호의 감쇠가 커진다. 각 주파수대 추출기를 대역 저지 필터로 구성할 경우에는, 추출하는 주파수대역에 있어서 신호는 중심 주파수로부터 충분히 떨어져 있으므로 지연이 작다. 따라서, 선형 신호경로(10)의 선로길이는 짧고, 저손실이 되는 이점이 있다. 또한, 대역 저지 필터의 설계도 용이하다.

이하의 모든 실시예에 있어서도, 각 대역 신호 추출기는 대역 통과 필터로 구성하여도 좋고, 대역 저지 필터로 구성하여도 좋다.

제2실시예

도 5에 본 발명에 의한 프리디스토터의 제2실시예를 도시한다. 이 실시예에서는 아날로그 회로에 의해 프리디스토터를 구성하고, 송신기(T-1과 T-2)로부터 중심 주파수가 f1과 f2의 중간주파수 신호(S_T1, S_T2)를 입력할 경우를 도시한다. 입력 신호(S_T1, S_T2)의 중심 주파수(f1과 f2)는 각각 각 대역의 대역폭보다 충분히 큰 수 100MHz정도 떨어져 있는 것으로 한다. 또한 이 실시예에서는, 전력증폭기(25)의 3차변형와 5차변형을 보상하기 위해서, 각 주파대(f1, f2)의 변형 발생 경로(P_D1, P_D2)는 3차변형과 5차변형을 생성하도록 구성되어 있다.

아날로그 프리디스토션 회로(100)의 입력에 있어서의 분배기(10A)는 광대역(입력 신호의 대역폭 이상)의 방향성 결합기 또는 전력분배기로 구성된다. 변형 발생 경로(P_D1)는, 주파수대(f1)의 신호를 추출하는 대역 신호 추출기(11-1)와, 그 추출 신호를 2분배하는 분배기(12-1)와, 2분배의 일방이 주어지고, 3차변형을 발생하는 3차변형 발생기(X3-1)와, 2분배의 타방이 주어지고, 5차변형을 발생하는 5차변형 발생기(X5-1)와, 그들 변형 발생기(X3-1, X5-1)의 출력의 위상과 진폭을 조정하는 벡터 조정기(V3-1, V5-1)와, 그들의 벡터 조정기(V3-1, V5-1)의 출력을 합성하는 합성기(13-1)를 가지고 있다.

마찬가지로, 변형 발생 경로(P_D2)는, 주파수대(f2)의 신호를 추출하는 대역 신호 추출기(11-2)와, 그 추출 신호를 2분배하는 분배기(12-2)와, 2분배의 일방이 주어지고, 주파수대(f2)의 송신 신호의 3차변형을 발생하는 3차변형 발생기(X3-2)와, 2분배의 타방이 주어지고, 주파수대(f2)의 송신 신호의 5차변형을 발생하는 5차변형 발생기(X5-2)와, 그들 각 변형 발생기(X3-2, X5-2)의 출력의 3차변형 및 5차변형성분의 위상과 진폭을 조정하는 벡터 조정기(V3-2, V5-2)와, 그들의 벡터 조정기(V3-2, V5-2)의 출력을 합성하는 합성기(13-2)를 가지고 있다. 합성기(13-1과 13-2)의 출력은 합성기(14B)에서 합성되고, 합성 결과는 선형 신호 전달 경로(P_L)의 출력과 합성된다. 이에 따라, 선형 신호 전달 경로를 거쳐서 전달된 주파수대(f1, f2)의 송신 신호에 대하여, 각각의 주파수대에서 발생한 3차변형와 5차변형이 전치(前置) 변형으로서 부가된다.

이들의 벡터 조정기(V3-1, V5-1, 및 V3-2, V5-2)도 변형 발생기(X3-1, X5-1 및 X3-2, X5-2)에서 발생하는 변형성분이, 각 주파대(f1 및 f2)에서 전력증폭기(25)가 발생하는 3차변형성분 및 5차변형성분과 진폭이 일치하고, 위상이 역위상이 되도록 초기 설정하기 위해서 설치된다. 이 초기 설정 상태는 제어기(31)의 제어동작에 의해 유지된다.

아날로그 프리디스토션 회로(100)의 출력 신호는, 주파수 변환기(23)로 국부(局部)발진 발진기(24)로부터의 캐리어 신호에 의해 소정의 송신 주파수대역으로 주파수변환되고, 전력증폭기(25)에 주어진다. 전력증폭기(25)의 출력은 신호 추출 수단으로서의 분배기(26)에 의해 도시되어 있지 않은 송수신 공용기에 송출되는 동시에, 일부가 분배기(26)에 의해 분배되어서 신호검출기(28)에 주어진다. 신호검출기(28)는 각 송신 신호(S_T1과 S_T2)에 관계되는 전력증폭기(25)에 의해 발생된 3차 및 5차변형을 검출해서 제어기(31)에 준다. 제어기(31)는, 검출된 3차 및 5차변형이 최소가 되도록 벡터 조정기(V3-1, V5-1 및 V3-2, V5-2)를 조정한다. 이에 따라 각 주파수대마다 아날로그 프리디스토션 회로(100)로 추가된 전치변형은 전력증폭기(25)가 다른 주파수대의 송신 신호를 증폭할 때에 각각 발생하는 변형을 상쇄한다.

복수의 송신 주파수대의 송신 신호에 의해 발생하는 상호변조변형은, 각각의 주파수 간격에서 발생하지만, 그들의 상호변조변형은 예를 들어 발생해도 전력증폭기(25)의 출력의 공용기 또는 대역 통과 필터로 용이하게 제거할 수 있다. 제2실시예에 있어서의 대역 신호 추출기(11-1과 11-2)는 방향성 결합기의 조합으로 실현해도 좋다.

이 실시예에서는 각 주파수대(f1, f2)에 있어서 3차변형와 5차변형을 발생할 경우를 도시했지만, 발생해야 할 변형은 보상 대상의 전력증폭기(25)의 특성에도 의존하고, 필요에 따라서 7차변형성분도 발생하거나, 또는 상기한 3차와 5차 조(組) 이외의 조합의 변형을 발생하도록 구성한다. 그러한 구성은 도 5로부터 용이하게 발전시킬 수 있다. 또한, 본 실시예에서는 주파수대수 수를 f1과 f2의 2개로 했지만, 더욱 주파수대를 늘리도록 상기 구성을 용이하게 확장할 수 있다. 이들은 후술의 다른 실시예에 관해서도 적합한다.

제3실시예

도 6에 본 발명에 의한 프리디스토터의 제3실시예를 도시한다. 이 실시예는 도 5의 아날로그 프리디스토터를 디지털 신호처리에 의해 실현하는 구성으로 한 것이며, 각 신호계통은 동상(同相)신호(I신호)와 직교신호(Q신호)의 쌍에 의해 구성되어 있다. 이 실시예에 있어서도, 프리디스토션 회로(100)는 입력 신호를 분배하는 분배기(10A)와, 지연회로(10D)로 구성한 선형 신호 전달 경로(P_L)와, 주파수대(f1)의 신호를 추출하는 디지털 신호처리에 의한 대역 신호 추출기(11-1)와, 주파수대(f2)의 신호를 추출하는 디지털 신호처리에 의한 대역 신호 추출기(11-2)와, 주파수대(f1, f2)의 각각에 있어서의 3차 및 5차변형을 발생하는 3차 및 5차변형 발생기(X3-1, X5-1 및 X3-2, X5-2)와, 벡터 조정기(V3-1, V5-1 및 V3-2, V5-2)를 구비하고 있다.

도 5에 있어서의 각 합성기(13-1, 13-2, 14A, 14B)는 도 6에 있어서 가산기에 의해 구성되어 있다. 또, 신호검출기에서는, 파일럿 신호를 검파해서 동상성분(I신호)과 직교성분(Q신호)을 출력한다. 이들의 신호는 아날로그·디지털 변환기(29I 및 29Q)에서 각각 디지털 신호로 변환되어서 제어기(31)에 주어진다. 제어기(31)는, 검출된 변형검출 레벨이 최소가 되도록 벡터 조정기(V3-1, V5-1 및 V3-2, V5-2)를 조정한다.

입력 신호의 중심 주파수(f1 과 f2)는 각각 각 대역의 대역폭보다 충분히 큰 수100MHz정도 떨어져 있는 것으로 한다. 디지털 프리디스토터의 입력에 있어서의 분배기(10A)는 디지털 신호처리에 의한 대역 통과 필터의 조합으로 구성된다. 대역 신호 추출기(11-1과 11-2)는 각각 주파수대(f1 및 f2)의 신호만을 추출한다. 대역 신호 추출기(11-1)에서 추출된 주파수대(f1)의 신호는, 이 예에서는 3차 및 5차의 변형신호를 각각 발생하는 홀수차 변형 발생기(X3-1, X5-1)에 주어지고, 3차 및 5차변형이 발생된다. 이들 3차 및 5차변형은 가변위상기와 가변감쇠기에 의한 벡터 조정기(V3-1, V5-1)에 있어서 상기와 같이 진폭과 위상이 제어기(31)에 의해 조정된다.

마찬가지로, 대역 신호 추출기(11-2)에 의해 추출된 주파수대(f2)의 신호는, 3차 및 5차의 변형신호를 각각 발생하는 홀수차 변형 발생기(X3-2, X5-2)에 주어지고, 3차 및 5차변형이 발생된다. 이들 3차 및 5차변형은 가변위상기과 가변감쇠기에 의한 벡터 조정기(V3-2, V5-2)에 있어서 진폭과 위상이 제어기(31)에 의해 조정된다.

이렇게 하여 주파수대(f1 및 f2)의 변형 발생 경로(P_D1 및 P_D2)에 의해 발생된 3차 및 5차변형신호가 가산기(13-1, 13-2, 14B)에서 합성되고, 가산기(14A)에 있어서 선형 신호 전달 경로(P_L)의 송신 신호에 합성된다. 합성된 신호는 디지털·아날로그 변환기(21-1과 21-2)에서 아날로그 신호로 변환된다. 아날로그 신호는 벡터 변조기(22)에서 직교 변조되고, 주파수 변환기(23)에서 국부발진기(24)로부터의 주파수(f_c)의 캐리어 신호에 의해 소정의 송신 주파대로 주파수 변환되고, 전력증폭기(25)에서 증폭된다. 이 때, 각 주파대마다 디지털 프리디스토션 회로(100)로 추가된 3차 및 5차변형신호는 전력증폭기(25)가 생성한 변형성분과 상쇄된다. 또, 복수의 송신 주파수대(f1, f2)의 송신 신호에 의해 상호변조변형이 각각의 주파수 간격에서 발생하지만, 그들의 상호변조변형은 예를 들어 발생해도 송신 신호 주파수대의 밖이며, 전력증폭기 출력의 공용기 또는 대역 통과 필터로 용이하게 제거할 수 있다.

본 실시예에서는 송신 신호의 주파수대의 수를 2로 하였지만, 2이상의 주파대수 수에는 상기 구성을 이용해서 용이하게 확장할 수 있다.

제4실시예

도 7은 본 발명에 의한 프리디스토터의 제4실시예를 도시한다. 이 실시예는, 도 5에 도시한 아날로그 프리디스토터의 실시예에 있어서, 파일럿 신호를 사용해서 벡터 조정기(V3-1, V5-1, V3-2, V5-2)의 자동조정을 가능하게 하는 것이다. 이 실시예에서는, 각각의 주파수대(f1, f2)의 파일럿 신호(S_P1, S_P2)를 발생하는 신호발생 수단으로서의 신호발생기(32-1, 32-2)와, 2개의 주파수대의 파일럿 신호(S_P1, S_P2)를 합성하는 합성기(33)와, 합성된 파일럿 신호를 송신 신호에 부가해서 프리디스토션 회로(100)에 주입하는 합성기(8)와, 전력증폭기(25)의 출력의 일부를 분배하는 분배기(26)와, 분배된 신호를 2계통에 분배하는 분배기(27)와, 분배된 2계통의 신호로부터 각각 주파대(f1 및 f2)의 파일럿 신호의 변형성분을 검출하는 신호검출수단으로서의 신호검출기(28-1, 28-2)가 추가되어 있다. 또, 신호검출기(28-1, 28-2)에 의해 검출된 변형성분은 제어 수단을 구성하는 2개의 제어기(31-1, 31-2)에 각각 주어진다.

신호발생기(32-1, 32-2)는 주파수대(f1, f2)의 파일럿 신호(S_P1, S_P2)를 발생한다. 발생한 파일럿 신호(S_P1, S_P2)는 합성기(33)에서 합성되고, 또한 합성기(8)를 통해 프리디스토션 회로(100)의 입력에 주입된다. 프리디스토션 회로(100)의 출력은 주파수 변환기(23)에 있어서 국부발진기(24)로부터의 주파수(f_c)의 반송파에서 주파수 변환되고, 전력증폭기(25)에 주어진다.

이하에 우선, 중심 주파수(f1)의 주파수대에서의 구성과 제어동작에 관하여 설명한다.

파일럿 신호(S_P1)로서는, 예를 들면 주파수 간격 1kHz정도의 협대역의 CW(톤 신호) 2파를 사용한다. 그 주파수 간격은, 송신 신호(S_T1)의 주파대역 폭보다도 충분히 좁으면 된다. 파일럿 신호(S_P1)는 합성기(8)에서 송신 신호와 합성되고, 도 5에서 설명한 것과 동일한 멱급수형 프리디스토션 회로(100)에 입력된다. 중심 주파수(f1)의 주파수대를 추출하는 대역 신호 추출기(11-1)에 의해, 주파수대(f1)의 파일럿 신호(S_P1)와 송신 신호(S_T1)가 추출되고, 3차변형 발생기(X3-1)와 5차변형 발생기(X5-1)에 분배된다. 이들의 변형 발생기는 각 파일럿 신호(S_P1) 및 송신 신호(S_T1)의 3차변형성분과 5차변형성분을 발생한다. 이들의 3차변형성분 및 5차변형성분은 각각 벡터 조정기(V3-1, V5-1)에 의해, 진폭과 위상이 조정된다.

전력증폭기(25)의 출력으로 분배기(26)에 의해 파일럿 신호성분을 추출한다. 분배기(26)는, 방향성 결합기 또는 전력합성기와, 그 출력에 설치한 대역 추출 수단인 BPF 또는 BEF에 의해 구성되고, 원하는 대역을 추출한다. 추출된 파일럿 신호성분으로부터, 신호검출기(28-1)에 의해 신호발생기(32-1)에서 생성한 파일럿 신호(S_P1) 이외의 CW2파의 상호 변조 변형성분을 검출한다. 예를 들면 검출되는 변형성분은 CW2파의 파일럿 신호의 외측(고주파측과 저주파측) 이웃에 생성되는 3차변형성분과, 3차변형성분의 더욱 외측 이웃에 생성되는 5차변형성분이다. 구체적으로는, 예를 들면 주파수대(f1)용의 CW2파 파일럿 신호(S_P1)의 중심 주파수를 f_P1, 2파의 주파수 간격을 f₀으로 하면, 주파수 f_P1±f₀의 파일럿 신호에 대하여, 3차변형성분의 주파수는 f_P1±3f₀이며, 5차변형성분의 주파수는 f_P1±5f₀이다.

제어기(31-1)는 파일럿 신호(S_P1)에 관계되는 3차변형성분을 최소로 하도록 중심 주파수(f1)의 3차변형 발생 경로의 벡터 조정기(V3-1)를 제어한다. 마찬가지로 제어기(31-1)는 파일럿 신호(S_P1)에 관계되는 5차변형성분을 최소로 하도록 중심 주파수(f1)의 5차변형 발생 경로의 벡터 조정기(V5-1)를 제어한다. 이렇게 하여, 중심 주파수(f1)의 멱급수형 프리디스토터를 동작시킨다.

제어기(31-1)는 필요에 따라 신호발생기(32-1)의 파일럿 신호(S_P1)의 중심 주파수의 설정을 변경한다. 중심 주파수가 다른 파일럿 신호(S_P1)를 이용해서 벡터 조정기(V3-1, V5-1)를 제어함으로써, 광대역에 걸친 변형보상을 행할 수 있다. 또, CW2파의 파일럿 신호(S_P1)의 주파수 간격의 설정을 변경함으로써, 전력증폭기(25)의 메모리성이 있는 비선형 특성을 보상할 수 있다. 또한, 파일럿 신호(S_P1)의 진폭치의 설정을 변경함으로써, 송신 신호(S_T1)와 파일럿 신호(S_P1)의 전력합성비의 변경을 가능하게 한다. 이에 따라, 파일럿 신호(S_P1)의 주입에 의한 전력효율 열화를 경감할 수 있다.

동일하게 하여, 신호발생기(32-2)는 중심 주파수(f2)의 벡터 조정기(V3-2, V5-2)의 제어를 하기 위한 파일럿 신호(S_P2)를 생성한다. 파일럿 신호(S_P2)의 주입과 검출한 파일럿 신호(S_P2)에 관한 3차 및 5차변형성분을 최소로 하도록 제어기(31-2)에서 벡터 조정기(V3-2, V5-2)를 제어하는 점은, 파일럿 신호(S_P1)의 경우와 동일하므로, 설명을 생략한다.

이 실시예에서는, 중심 주파수(f1)의 벡터 조정기(V3-1, V5-1)는 중심 주파수(f1)용 제어기(31-1)에 의해 제어되고, 중심 주파수(f2)의 벡터 조정기(V3-2, V5-2)는 중심 주파수(f2)용 제어기(31-2)에 의해 제어되고, 각각의 제어기(31-1, 31-2)는 독립적으로 동작한다. 이에 따라, 2개의 주파수대(f1, f2)에서 동시에 변형보상의 조정을 행할 수 있다.

파일럿 신호(S_P1, S_P2)에 대해서는, CW2파의 예를 나타냈지만, 협대역의 변조 파을 이용해도 좋다. 또, 이 실시예의 제어기(31-1, 31-2)는 파일럿 신호(S_P1, S_P2)를 이용하지 않고 벡터 조정기의 제어를 행할 수도 있다. 즉 분배기(26)는 방향성 결합기 또는 전력분배기로 구성되고, 송신기(T-1) 또는 송신기(T-2)의 송신 신호(S_T1 또는 S_T2)를 추출한다. 신호검출기(28-1)는 송신기(T-1) 또는 송신기(T-2)의 송신 신호(S_T1)로부터 상호 변조 변형성분을 검출한다. 검출된 상호 변조 변형성분을 최소로 하도록 제어기(31-1)는 주파수대(f1)의 변형 발생 경로의 벡터 조정기(V3-1, V5-1)를 제어한다. 한편, 신호검출기(28)는 송신기(T-2)의 송신 신호(S_T2)로부터 상호 변조 변형성분을 검출한다. 이렇게 하여, 신호발생기(32-1 및 32-2)를 이용하지 않는 구성으로, 복수의 주파수대를 동시에 변형보상할 수 있는 멱급수형 프리디스토터를 구성할 수 있다.

제어기(31-1, 31-2)는, 검출된 신호를 최소로 하도록 제어한다고 하였다. 소정의 대역외 누설 전력비의 규정이 있을 경우에는, 그 규정치 이하가 되도록 제어기는 벡터 조정기를 제어한다. 즉, 최소가 되도록 반드시 제어할 필요가 없는 것은, 자명하다.

신호검출기(28-1, 28-2)는, 파일럿 신호(S_P1, S_P2)가 각각 톤 신호(CW신호)의 파일럿 신호라면, 레벨 검출기로 구성되고, 변조 신호의 파일럿 신호라면, 상관검파기 또는 동기검파기로 구성할 수 있다. 후술의 실시예에 관해서도 동일하다.

제5실시예

도 8은 본 발명의 제5실시예를 도시한다. 이 실시예는, 도 7의 실시예에 있어서 2개의 제어기(31-1, 31-2) 대신에 1개의 제어기(31)를 사용해서 모든 벡터 조정기를 제어하도록 한 것이다.

이 제5실시예에서는, 중심 주파수(f1)의 벡터 조정기(V3-1, V5-1)와 중심 주파수(f2)의 벡터 조정기(V3-2, V5-2)는 단일의 제어기(31)에 의해 동시에 제어된다. 2개의 주파대(f1, f2)의 변형 발생 경로간의 아이솔레이션이 충분하지 않을 경우에 있어서, 중심 주파수(f1)와 중심 주파수(f2)의 벡터 조정은 2개의 변형 발생 경로의 아이솔레이션량에 따라 서로 의존하고 있다. 즉, 중심 주파수(f1)의 벡터 조정기(V3-1, V5-1)의 조정을 행하면, 중심 주파수(f2)의 벡터 조정기(V3-2, V5-2)의 조정에 영향을 준다. 중심 주파수(f1)의 조정이 최적의 상태라도, 중심 주파수(f2)의 벡터 조정기(V3-2, V5-2)를 제어함으로써, 중심 주파수(f1)의 조정이 최적이 되지 않는다. 이 제5실시예에서는, 이러한 현상을 해결하기 위해, 중심 주파수(f1)와 중심 주파수(f2)의 파일럿 신호(S_P1, S_P2)의 상호 변조 변형성분을 신호검출기(28-1, 28-2)에서 동시에 검출한다. 제어기(31)는 검출된 상호변조변형을 최소로 하도록, 중심 주파수(f1)와 중심 주파수(f2)의 벡터 조정기(V3-1, V5-1, V3-2, V5-2)를 동시에 제어한다. 이에 따라, 2개의 주파대(f1, f2)에서 동시에 변형보상을 하는 멱급수형 프리디스토터를 구성할 수 있다. 또, 제어기는 벡터 조정기(V3-1, V5-1, V3-2, V5-2)를 번갈아 전환해서 제어하여도 좋다.

파일럿 신호(S_P1, S_P2)에 대해서는, CW2파의 예를 나타냈지만, 협대역의 변조 파를 이용해도 좋다. 또, 도 7의 제4실시예에서 설명한 것과 마찬가지로, 제어기(31)는 파일럿 신호를 이용하지 않고 벡터 조정기의 제어를 할 수도 있다.

제6실시예

도 9는 본 발명의 제6실시예를 도시한다. 이 실시예는, 도 8의 실시예에 있어서, 2개의 주파대(f1, f2)용의 2개의 신호발생기(32-1, 32-2) 대신에 1개의 신호발생기(32)에 의해 파일럿 신호(S_P1과 S_P2)를 전환해서 발생하고, 또, 2개의 신호검출기(28-1, 28-2) 대신에 1개의 신호검출기(28)를 사용하도록 구성한 것이다. 제어기(31)는, 신호발생기(32)에 파일럿 신호(S_P1, S_P2) 중 어느 쪽 일방을 발생하는 지시를 주고, 중심 주파수(f1)와 중심 주파수(f2)의 파일럿 신호(S_P1, S_P2)의 상호 변조 변형성분을 전환해서 신호검출기(28)에 의해 검출하는 동시에, 제어기(31)는 검출된 상호 변조변형을 최소로 하도록, 중심 주파수(f1)와 중심 주파수(f2)의 벡터 조정기를 번갈아 제어한다. 이에 따라, 2개의 주파수대에서 변형보상을 하는 멱급수형 프리디스토터를 구성할 수 있다. 동일하게 하여, 제어기는 벡터 조정기를 동시에 제어하여도 좋다.

파일럿 신호에 대해서는, CW2파의 예를 나타냈지만, 상기의 실시예에서 설명한 바와 마찬가지로 협대역의 변조파를 이용해도 좋고, 또는, 파일럿 신호를 이용하지 않고 벡터 조정기의 제어를 할 수도 있다.

제7실시예

도 10은 본 발명의 제7실시예를 도시한다. 이 실시예는 도 7에 도시한 IF대 아날로그 프리디스토터를 디지털 신호처리에 의해 실시하는 것이다. 이 실시예는, 도 6의 실시예에 대하여, 각각의 주파수대의 파일럿 신호를 사용해서 벡터 조정기를 자동조정하도록 구성한 것이기도 한다. 다만, 여기에서는 2개의 주파수대에 대응해서 2개의 신호발생기(32-1, 32-2)를 설치하는 동시에, 분배기(26)로부터의 송신 신호의 일부를 분배기(27)에 의해 2분배하고, 각각 2개의 신호검출기(28-1, 28-2)에 주어 변형성분의 I신호와 Q신호로서 검출을 행한다. 그들의 변형검출 결과는 아날로그·디지털 변환기(29I-1, 29Q-1, 29I-2, 29Q-2)에 의해 디지털 신호로 변환되고, 제어기(31-1, 31-2)에 주어진다.

프리디스토션 회로(100)의 구성과 동작은 도 6의 경우와 동일하며, 파일럿 신호(S_P1, S_P2)를 사용한 제어기(31-1, 31-2)에 의한 벡터 조정기(V3-1, V5-1, V3-2, V5-2)의 제어는 도 7의 실시예의 경우와 동일하므로 설명을 생략한다.

제8실시예

도 11은 본 발명의 제8실시예를 도시한다. 이 실시예는 도 8에 도시한 실시 예의 IF대 아날로그 프리디스토터를 디지털 신호처리에 의한 멱급수형 프리디스토터로서 구성한 것이다. 또, 도 11에 도시한 프리디스토터의 구성은, 도 10에 도시한 구성에 있어서, 2개의 제어기(31-1, 31-2)를 1개의 제어기(31)로 치환한 것과 같다. 파일럿 신호(S_P1, S_P2)를 사용한 제어기(31)에 의한 주파수대(f1)용의 벡터 조정기(V3-1, V5-1)와 주파수대(f2)용의 벡터 조정기(V3-2, V5-2)의 제어는 도 8에 있어서의 실시예와 동일하므로, 설명을 생략한다.

제9실시예

도 12는 본 발명의 제9실시예를 도시한다. 이 실시예는 도 9에 도시한 1개의 신호발생기(32)를 사용하는 실시예의 아날로그 프리디스토터를 디지털 신호처리에 의한 멱급수형 프리디스토터로서 구성한 것이다. 제어기(31)에 의한 주파수대(f1, f2)용의 벡터 조정기에 대한 제어는 도 9의 실시예와 동일하여, 설명을 생략한다.

상기한 도 1, 10, 11, 12에 도시한 디지털 프리디스토터의 실시예는, 그 디지털 신호처리를 프로그램을 따라서 컴퓨터에 의해 실시하여도 좋다.

본 발명에 의한 멱급수형 프리디스토터에 의하면 복수의 대역신호를 각 대역별로 주파수 분리하고, 각 주파수 대역별로 홀수차의 변형을 발생시키고, 그 변형성분에 의해 전력증폭기에서 발생하는 변형성분을 억제하도록 각 주파수 대역마다 조정하고, 송신 신호에 합성하여 전력증폭기에 입력한다. 이 결과로서 전력증폭기의 출력측에 있어서 각 주파수대역의 홀수차 변형성분은 제거된다.

즉, 각 주파수 대역별로 독립하여 변형 보상량을 조정할 수 있고, 복수의 주파수대역의 변형 보상량을 일괄하여 처리할 수 있다. 따라서 본 발명에 의하면 장치의 간이와, 저소비 전력화, 소형화가 가능하게 된다.

본 발명에 의한 다주파대용 멱급수형 프리디스토터는 복수의 주파수대역의 신호를 송신하는 이동통신의 기지국 등에 이용할 수 있다.

도 1은 본 발명에 의한 다주파대 멱급수형 프리디스토터의 제1의 실시예를 설명하기 위한 블록도이다.

도 2는 본 발명의 프리디스토터에 있어서의 주파대(f1, f2)용의 대역 신호 추출기를 대역 통과 필터로 구성할 경우의 필터의 특성을 설명하기 위한 개념도이다.

도 3은 본 발명의 프리디스토터에 있어서의 주파대(f1)용의 대역 신호 추출기를 대역 저지 필터로 구성할 경우의 필터의 특성을 설명하기 위한 개념도이다.

도 4는 대역 저지 필터에 의한 주파대(f1)용의 대역 신호 추출기의 구성예를 도시하는 블록도이다.

도 5는 본 발명의 제2실시예를 설명하기 위한 블록도이다.

도 6은 본 발명의 제3실시예를 설명하기 위한 블록도이다.

도 7은 본 발명의 제4실시예를 설명하기 위한 블록도이다.

도 8은 본 발명의 제5실시예를 설명하기 위한 블록도이다.

도 9는 본 발명의 제6실시예를 설명하기 위한 블록도이다.

도 10은 본 발명의 제7실시예를 설명하기 위한 블록도이다.

도 11은 본 발명의 제8실시예를 설명하기 위한 블록도이다.

도 12는 본 발명의 제9실시예를 설명하기 위한 블록도이다.

Claims

전력증폭기의 변형을 보상하기 위한 다주파대용 멱급수형 프리디스토터로서, 복수의 주파수대의 입력 신호를 선형 신호 전달 경로와 복수의 주파대용 변형 발생 경로에 분배하는 분배 수단과,

상기 선형 신호 전달 경로의 출력과 상기 복수의 주파수대용 변형 발생 경로의 출력을 합성하고, 출력으로 하는 합성 수단과,

상기 선형 신호 전달 경로에 설치된 지연회로를 포함하고,

각 상기 주파수대용 변형 발생 경로는, 분배된 상기 입력 신호로부터 대응하는 상기 주파수대의 신호를 추출하는 대역 신호 추출기와,

상기 추출된 신호가 주어지고, 그 신호의 적어도 1개의 홀수차 변형성분을 발생하고, 상기 주파수대용 변형 발생 경로의 출력으로 하는 변형 발생기를 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 1 항에 있어서, 각 상기 주파수대용 변형 발생 경로의 상기 변형 발생기의 출력측에, 상기 홀수차 변형의 위상과 진폭을 조정하고, 조정된 홀수차 변형을 상기 주파수대용 변형 발생 경로의 출력으로 하는 벡터 조정기가 설치되어 있는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 1 항에 있어서, 상기 대역 신호 추출기는 대역 통과 필터로 구성되는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 1 항에 있어서, 상기 대역 신호 추출기는 대역 저지 필터로 구성되는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 2 항에 있어서, 각 상기 주파수대용 변형 발생 경로는, 상기 추출된 신호가 주어지고, 복수의 다른 홀수차 변형성분을 발생하는 복수의 변형 발생기와, 각각의 변형 발생기의 출력 신호의 진폭과 위상을 조정하는 복수의 벡터 조정기와, 조정된 벡터 조정기 출력을 합성하고, 상기 주파수대용 변형 발생 경로의 출력으로 하는 제2의 합성기를 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 2 항 내지 제 5 항 중 어느 한 항에 있어서, 각 상기 벡터 조정기는 가변감쇠기와 가변위상기의 종속 접속에 의해 구성되어 있는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 디지털 신호처리에 의해 실현되어 있는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 아날로그 신호처리에 의해 실현되어 있는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 2 항 또는 제 5 항에 있어서, 상기 전력증폭기의 출력 신호로부터 상기 복수의 주파수대의 변형성분을 검출하는 신호검출수단과, 상기 복수의 주파수대의 변형성분에 의거해서 대응하는 주파수대의 상기 벡터 조정기를 제어하는 제어 수단을 더 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 신호검출수단은 상기 전력증폭기의 출력 신호로부터 상기 복수의 주파수대의 신호성분을 각각 검출하는 복수의 신호검출기를 포함하고, 상기 제어 수단은 상기 복수의 주파수대의 신호성분에 의거하여 상기 복수의 주파수대에 대응하는 상기 벡터 조정기를 각각 제어하는 복수의 제어기를 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 신호검출수단은 상기 전력증폭기의 출력 신호로부터 상기 복수의 주파수대의 신호성분을 검출하는 1개의 신호검출기를 포함하고, 상기제어 수단은 상기 복수의 주파수대의 신호성분에 의거하여 상기 복수의 주파수대에 대응하는 상기 벡터 조정기를 각각 제어하는 1개의 제어기를 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 신호검출수단은 상기 전력증폭기의 출력 신호로부터 상기 복수의 주파수대의 신호성분을 각각 검출하는 복수의 신호검출기를 포함하고, 상기 제어 수단은 상기 복수의 주파수대의 신호성분에 의거하여 상기 복수의 주파수대에 대응하는 상기 벡터 조정기를 각각 제어하는 1개의 제어기를 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 복수의 주파수대의 복수의 파일럿 신호를 발생하는 신호발생수단과, 상기 복수의 파일럿 신호를 상기 분배기에 입력하는 신호 주입 수단을 더 포함하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 13 항에 있어서, 상기 신호발생수단은 주파수가 다른 2개의 CW신호를 발생하고, 상기 신호검출수단은 상기 신호발생수단에서 발생한 주파수가 다른 2개의 CW신호를 검출하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 13 항에 있어서, 상기 신호발생수단은 변조 신호를 발생하고, 상기 신호검출수단은 상기 신호발생수단에서 발생한 상기 변조 신호를 검출하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 신호검출수단은 상기 송신 신호의 변형성분을 검출하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 제어 수단은 상기 신호검출수단의 출력을 최소로 하도록 상기 복수의 주파수대의 벡터 조정기를 제어하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 제어 수단은 상기 신호검출수단의 출력을 최소로 하도록 상기 복수의 주파수대의 벡터 조정기를 동시에 제어하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.
제 9 항에 있어서, 상기 제어 수단은 상기 신호검출수단의 출력을 최소로 하도록 상기 복수의 주파수대의 벡터 조정기를 전환해서 제어하는 것을 특징으로 하는 다주파대용 멱급수형 프리디스토터.