KR20050069589A - Metal-insulator -metal capacitor in semiconductor device and method for fabricating the same - Google Patents

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Abstract

본 발명의 금속-절연체-금속 커패시터는, 하부 전극 배선막 패턴 위의 제1 금속간 절연막을 관통하여 하부 전극 배선막 패턴의 일부 표면을 노출시키는 트랜치에 배치된 하부 전극 금속막 패턴과, 트랜치 내에서 하부 전극 금속막 패턴 위에 배치된 유전체막 패턴과, 그리고 트랜치 내에서 유전체막 패턴 위에 배치된 상부 전극 금속막 패턴을 포함한다.The metal-insulator-metal capacitor of the present invention includes a lower electrode metal film pattern disposed in a trench that penetrates a first intermetallic insulating film over the lower electrode wiring film pattern and exposes a portion of the surface of the lower electrode wiring film pattern; And a dielectric film pattern disposed over the lower electrode metal film pattern, and an upper electrode metal film pattern disposed over the dielectric film pattern in the trench.

Description

반도체 소자의 금속-절연체-금속 커패시터 및 그 제조 방법{Metal-Insulator -Metal Capacitor in semiconductor device and method for fabricating the same}Metal-Insulator-Metal Capacitor in Semiconductor Device and Method for Fabrication thereof {Metal-Insulator -Metal Capacitor in semiconductor device and method for fabricating the same}

본 발명은 반도체 소자의 커패시터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 금속-절연체-금속 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, and more particularly to a metal-insulator-metal capacitor and a method of manufacturing the semiconductor device.

반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로, 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다. 반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.As the use of semiconductor devices is diversified, high speed and large capacity capacitors are required. In general, in order to increase the speed of the capacitor, the resistance of the capacitor electrode should be reduced to reduce the frequency dependency. For the large capacity of the capacitor, the thickness of the dielectric film in between the capacitor electrodes is reduced, or a material having a high dielectric constant is used as the dielectric film. Or increase the area of the electrode. Capacitors used in semiconductor devices include capacitors such as a MOS structure, a pn junction structure, a polysilicon-insulator-polysilicon (PIP) structure, and a metal-insulator-metal (MIM) structure, depending on the junction structure. Among these, capacitors having a structure other than the metal-insulator-metal structure use single crystal silicon or polycrystalline silicon as at least one electrode material. However, single crystal silicon or polycrystalline silicon shows a limitation in reducing the resistance of the capacitor electrode due to its material properties. Therefore, in applications requiring high-speed capacitors, metal-insulator-metal capacitors are mainly used to easily realize low resistance capacitor electrodes.

도 1은 종래의 금속-절연체-금속 커패시터를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'을 따라 나타내 보인 단면도이다.1 is a layout showing a conventional metal-insulator-metal capacitor. 2 is a cross-sectional view taken along line II-II 'of FIG. 1.

먼저 도 1을 참조하면, 상대적으로 넓은 단면적을 갖는 하부 전극 금속막 패턴(110) 위에 상대적으로 작은 단면적을 갖는 상부 전극 금속막 패턴(130)이 배치된다. 도면에 나타내지는 않았지만, 하부 전극 금속막 패턴(110)과 상부 전극 금속막 패턴(130) 사이에는 유전체막 패턴이 배치된다. 하부 전극 금속막 패턴(110)과 상부 전극 금속막 패턴(130)은 각각 상부의 금속 배선막에 연결되는 컨택(151')(152')을 각각 갖는다.First, referring to FIG. 1, an upper electrode metal film pattern 130 having a relatively small cross-sectional area is disposed on the lower electrode metal film pattern 110 having a relatively large cross-sectional area. Although not shown in the drawings, a dielectric film pattern is disposed between the lower electrode metal film pattern 110 and the upper electrode metal film pattern 130. The lower electrode metal film pattern 110 and the upper electrode metal film pattern 130 have contacts 151 ′ and 152 ′ respectively connected to the upper metal wiring film.

다음에 도 2를 참조하여 보다 구체적으로 설명하면, 하부 절연막(100) 위에 하부 전극 금속막 패턴(110)이 배치되고, 그 위에 유전체막 패턴(120) 및 상부 전극 금속막 패턴(130)이 순차적으로 배치된다. 하부 전극 금속막 패턴(110), 유전체막 패턴(120) 및 상부 전극 금속막 패턴(130)은 MIM 커패시터를 형성한다. 이 MIM 커패시터는 제1 금속간 절연막(140)에 의해 덮인다. 제1 금속간 절연막(140) 위에는 제2 금속간 절연막(160)이 형성된다. 제1 금속간 절연막(140) 내에는 각각 하부 전극 금속막 패턴(110)과 상부 전극 금속막 패턴(130)에 연결되는 컨택 플러그(151, 152)가 배치되며, 이 컨택 플러그(151, 152)는 제2 금속간 절연막(160) 내에 형성된 듀얼 다마신 구조의 금속 배선막(162)에 컨택된다.Next, referring to FIG. 2, the lower electrode metal film pattern 110 is disposed on the lower insulating film 100, and the dielectric film pattern 120 and the upper electrode metal film pattern 130 are sequentially disposed thereon. Is placed. The lower electrode metal film pattern 110, the dielectric film pattern 120, and the upper electrode metal film pattern 130 form a MIM capacitor. This MIM capacitor is covered by the first intermetallic insulating film 140. The second intermetallic insulating layer 160 is formed on the first intermetallic insulating layer 140. Contact plugs 151 and 152 connected to the lower electrode metal film pattern 110 and the upper electrode metal film pattern 130 are disposed in the first intermetallic insulating layer 140, respectively. Contacts the metal wiring layer 162 having the dual damascene structure formed in the second intermetallic insulating layer 160.

이와 같은 종래의 MIM 커패시터 구조에 의하면, 커패시턴스를 증대시키기 위해서는 하부 전극 금속막 패턴(110)과 상부 전극 금속막 패턴(130)의 크기를 가능한 한 크게 하여 중첩되는 면적을 증대시켜야 한다. 그러나 이 경우 하부 전극 금속막 패턴(110)과 상부 전극 금속막 패턴(130) 각각에 전류를 공급하기 위한 컨택(151', 152')의 숫자도 증대시켜야 하며, 상기 컨택(151', 152')을 위한 비아홀의 크기도 커야 한다. 그러나 이는 최근의 소자의 소형화 및 집적화 추세로 인하여 한계가 있다. 한편 제조 공정적인 면에서도 컨택 플러그(151, 152)와 듀얼 다마신 구조의 금속 배선막(162) 사이의 정렬(align)이 용이하지 않다는 문제가 발생한다.According to the conventional MIM capacitor structure, in order to increase the capacitance, the area of the lower electrode metal film pattern 110 and the upper electrode metal film pattern 130 should be made as large as possible to increase the overlapping area. However, in this case, the number of contacts 151 'and 152' for supplying current to each of the lower electrode metal film pattern 110 and the upper electrode metal film pattern 130 should also be increased, and the contacts 151 'and 152' should be increased. The via hole must also be large. However, this is limited due to the recent trend of miniaturization and integration of devices. On the other hand, in terms of manufacturing process, a problem arises that alignment between the contact plugs 151 and 152 and the metal wiring layer 162 having the dual damascene structure is not easy.

본 발명이 이루고자 하는 기술적 과제는, 소자의 소형화 및 집적화에 부응하면서 커패시턴스를 증대시킬 수 있는 금속-절연체-금속 커패시터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a metal-insulator-metal capacitor capable of increasing capacitance while meeting the miniaturization and integration of devices.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 금속-절연체-금속 커패시터를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the metal-insulator-metal capacitor as described above.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속-절연체-금속 커패시터는, 하부 전극 배선막 패턴 위의 제1 금속간 절연막을 관통하여 상기 하부 전극 배선막 패턴의 일부 표면을 노출시키는 트랜치에 배치된 하부 전극 금속막 패턴; 상기 트랜치 내에서 상기 하부 전극 금속막 패턴 위에 배치된 유전체막 패턴; 및 상기 트랜치 내에서 상기 유전체막 패턴 위에 배치된 상부 전극 금속막 패턴을 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the metal-insulator-metal capacitor according to the present invention is disposed in a trench that penetrates the first intermetallic insulating film on the lower electrode wiring film pattern and exposes a part surface of the lower electrode wiring film pattern. Lower electrode metal film patterns; A dielectric film pattern disposed on the lower electrode metal film pattern in the trench; And an upper electrode metal layer pattern disposed on the dielectric layer pattern in the trench.

본 발명에 있어서, 상기 트랜치를 채우면서 상기 상부 전극 금속막 패턴 위에 배치되는 상부 전극 배선막을 더 구비하는 것이 바람직하다.In the present invention, it is preferable to further include an upper electrode wiring film disposed on the upper electrode metal film pattern while filling the trench.

이 경우 상기 상부 전극 배선막 위의 제2 금속간 절연막을 관통하여 상기 상부 전극 배선막에 컨택되도록 형성되는 듀얼 다마신 구조의 금속 배선막을 더 구비하는 것이 바람직하다.In this case, the metal interconnection film having a dual damascene structure may be further provided to penetrate through the second intermetallic insulating film on the upper electrode wiring film to contact the upper electrode wiring film.

그리고 상기 하부 전극 배선막 패턴, 상부 전극 배선막 및 듀얼 다마신 구조의 금속 배선막은 구리막인 것이 바람직하다.The lower electrode wiring film pattern, the upper electrode wiring film, and the metal wiring film having the dual damascene structure are preferably copper films.

상기 하부 전극 금속막 패턴 및 상부 전극 금속막 패턴은 티타늄나이트라이드막, 백금막, 루비듐막 또는 텅스텐막이고, 상기 유전체막은 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물인 것이 바람직하다.The lower electrode metal film pattern and the upper electrode metal film pattern are a titanium nitride film, a platinum film, a rubidium film, or a tungsten film, and the dielectric film is a Ta oxide film, a Ba-Sr-Ti oxide, a Zr oxide, or a Pb-Zn-Ti oxide. Or Sr-Bi-Ta oxide.

상기 하부 전극 금속막 패턴, 유전체막 패턴 및 상부 전극 금속막 패턴은 사각 형태, 원형 형태 또는 굴곡이 있는 원형 형태의 평면 형상을 갖도록 배치되는 것이 바람직하다.The lower electrode metal film pattern, the dielectric film pattern, and the upper electrode metal film pattern may be arranged to have a planar shape having a rectangular shape, a circular shape, or a curved circular shape.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속-절연체-금속 커패시터 제조 방법은, 하부 전극 배선막 패턴 위의 제1 금속간 절연막의 일부를 제거하여 상기 하부 전극 배선막 패턴의 일부 표면을 노출시키는 트랜치를 형성하는 단계; 상기 제1 금속간 절연막 및 상기 하부 전극 배선막 패턴의 노출 표면 위에 하부 전극 금속막, 유전체막 및 상부 전극 금속막을 순차적으로 형성하는 단계; 상기 트랜치 내부가 채워지도록 상기 상부 전극 금속막 위에 상부 전극 배선막을 형성하는 단계; 평탄화 공정을 수행하여 상기 트랜치 밖의 제1 금속간 절연막의 표면을 노출시키면서 상기 트랜치 내에 하부 전극 금속막 패턴, 유전체막 패턴, 상부 전극 금속막 패턴 및 상부 전극 배선막 패턴이 순차적으로 배치되는 구조체를 형성하는 단계; 상기 구조체 및 제1 금속간 절연막 위에 제2 금속간 절연막을 형성하는 단계; 및 상기 제2 금속간 절연막을 관통하여 상기 상부 전극 배선막 패턴에 연결되는 듀얼 다마신 구조의 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above another technical problem, the metal-insulator-metal capacitor manufacturing method according to the present invention, by removing a portion of the first intermetallic insulating film on the lower electrode wiring film pattern to form a part surface of the lower electrode wiring film pattern. Forming a trench to expose; Sequentially forming a lower electrode metal film, a dielectric film, and an upper electrode metal film on an exposed surface of the first intermetallic insulating film and the lower electrode wiring film pattern; Forming an upper electrode wiring layer on the upper electrode metal layer to fill the trench; Forming a structure in which the lower electrode metal film pattern, the dielectric film pattern, the upper electrode metal film pattern, and the upper electrode wiring film pattern are sequentially disposed in the trench while exposing the surface of the first intermetallic insulating film outside the trench by performing a planarization process. Doing; Forming a second intermetallic insulating film on the structure and the first intermetallic insulating film; And forming a metal damascene film having a dual damascene structure penetrating the second intermetallic insulating layer and connected to the upper electrode wiring layer pattern.

상기 하부 전극 배선막, 상부 전극 배선막 및 금속 배선막은 무전해 또는 전기도금법을 사용하여 구리막으로 형성하는 것이 바람직하다.The lower electrode wiring film, the upper electrode wiring film, and the metal wiring film are preferably formed of a copper film using an electroless or electroplating method.

상기 제1 금속간 절연막 및 제2 금속간 절연막은 실리콘 산화막, FSG막 또는 유전율이 3 이하인 저유전율의 절연막을 사용하여 형성하는 것이 바람직하다.The first intermetallic insulating film and the second intermetallic insulating film are preferably formed using a silicon oxide film, an FSG film, or an insulating film having a low dielectric constant of 3 or less.

상기 하부 전극 금속막 및 상부 전극 금속막은 티타늄나이트라이드막, 백금막, 루비듐막 또는 텅스텐막으로 형성하는 것이 바람직하다.The lower electrode metal film and the upper electrode metal film are preferably formed of a titanium nitride film, a platinum film, a rubidium film, or a tungsten film.

상기 유전체막은 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물로 형성하는 것이 바람직하다.The dielectric film is preferably formed of Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Pb-Zn-Ti oxide or Sr-Bi-Ta oxide.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3은 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 레이아웃도이다. 그리고 도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 나타내 보인 단면도이다. 도 3 및 도 4에서 동일한 참조 부호는 동일한 요소를 나타낸다.3 is a layout showing a metal-insulator-metal capacitor according to the present invention. 4 is a cross-sectional view taken along line IV-IV ′ of FIG. 3. Like reference numerals in FIGS. 3 and 4 denote like elements.

도 3 및 도 4를 참조하면, 하부 전극 배선막 패턴(211)이 하부 절연막(200) 내에 배치되고, 하부 절연막(200) 및 하부 전극 배선막 패턴(211) 위에는 제1 금속간 절연막(230)이 배치된다. 이 제1 금속간 절연막(230)은 하부 전극 배선막 패턴(211)의 일부 표면을 노출시키는 트랜치를 갖는다. 상기 트랜치 내에는 하부 전극 금속막 패턴(231), 유전체막 패턴(232) 및 상부 전극 금속막 패턴(233)이 순차적으로 적층되어 이루어지는 금속-절연체-금속 커패시터(230)가 배치된다. 이와 같은 구조의 금속-절연체-금속 커패시터(230)는 트랜치의 측벽 및 바닥폭에 대응하는 단면적을 갖기 때문에 평면상 구조를 갖는 경우보다 높은 커패시턴스를 나타낼 수 있다.3 and 4, a lower electrode wiring film pattern 211 is disposed in the lower insulating film 200, and a first intermetallic insulating film 230 is disposed on the lower insulating film 200 and the lower electrode wiring film pattern 211. Is placed. The first intermetallic insulating layer 230 has a trench for exposing a part of the surface of the lower electrode wiring layer pattern 211. In the trench, a metal-insulator-metal capacitor 230 formed by sequentially stacking a lower electrode metal film pattern 231, a dielectric film pattern 232, and an upper electrode metal film pattern 233 is disposed. Since the metal-insulator-metal capacitor 230 having such a structure has a cross-sectional area corresponding to the sidewalls and the bottom width of the trench, the metal-insulator-metal capacitor 230 may exhibit higher capacitance than the planar structure.

상기 금속-절연체-금속 커패시터(230)에 의해 만들어진 트랜치 내부에는 상부 전극 배선막(212)이 배치된다. 그리고 상부 전극 배선막(212) 위에는 제2 금속간 절연막(222)이 배치되고, 제2 금속간 절연막(222) 내에는 듀얼 다마신 공정에 의해 만들어진 금속 배선막(240)이 배치된다. 이 금속 배선막(240) 및 상부 전극 배선막(212)은 외부로부터 금속-절연체-금속 커패시터(230)의 상부 전극 금속막 패턴(233)으로 소정의 신호가 전달되는 통로 역할을 수행한다.An upper electrode interconnection film 212 is disposed in the trench made by the metal-insulator-metal capacitor 230. A second intermetallic insulating film 222 is disposed on the upper electrode wiring film 212, and a metal wiring film 240 made by a dual damascene process is disposed in the second intermetallic insulating film 222. The metal wiring layer 240 and the upper electrode wiring layer 212 serve as a passage through which a predetermined signal is transmitted from the outside to the upper electrode metal layer pattern 233 of the metal-insulator-metal capacitor 230.

상기 하부 전극 배선막 패턴(211), 상부 전극 배선막(212) 및 듀얼 다마신 구조의 금속 배선막(240)은 구리막이고, 하부 전극 금속막 패턴(231) 및 상부 전극 금속막 패턴(233)은 티타늄나이트라이드막, 백금막, 루비듐막 또는 텅스텐막이며, 그리고 유전체막(232)은 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물이다.The lower electrode wiring film pattern 211, the upper electrode wiring film 212, and the dual damascene structure metal wiring film 240 are copper films, and the lower electrode metal film pattern 231 and the upper electrode metal film pattern 233 ) Is a titanium nitride film, a platinum film, a rubidium film, or a tungsten film, and the dielectric film 232 is a Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Pb-Zn-Ti oxide, or Sr-Bi-Ta oxide. to be.

한편 도 4에 나타낸 바와 같이, 상기 하부 전극 금속막 패턴(231), 유전체막 패턴(232) 및 상부 전극 금속막 패턴(233)은 사각 형태, 원형 형태 또는 굴곡이 있는 원형 형태의 평면 형상 등과 같이 다양한 형상을 갖도록 배치된다. 이와 같은 형상을 가짐으로써 금속-절연체-금속 커패시터(230)의 전체 길이가 길어지고, 그 결과 전체 단면적 또한 증가하여 전체 커패시턴스도 증가된다.As shown in FIG. 4, the lower electrode metal film pattern 231, the dielectric film pattern 232, and the upper electrode metal film pattern 233 may have a rectangular shape, a circular shape, or a planar shape having a circular shape with curvature. It is arranged to have various shapes. By having such a shape, the overall length of the metal-insulator-metal capacitor 230 is lengthened, and as a result, the overall cross-sectional area is also increased and the overall capacitance is also increased.

도 5 내지 도 7은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a metal-insulator-metal capacitor according to the present invention.

먼저 도 5를 참조하면, 하부 절연막(200)내에 배치된 하부 전극 배선막 패턴(210) 위에 제1 금속간 절연막(221)을 형성한다. 하부 전극 배선막 패턴(210)은, 무전해 또는 전기도금법을 사용하여 구리막으로 형성한다. 제1 금속간 절연막(221)은 실리콘 산화막, FSG막 또는 유전율이 3 이하인 저유전율의 절연막을 사용하여 형성한다.First, referring to FIG. 5, a first intermetallic insulating layer 221 is formed on the lower electrode wiring layer pattern 210 disposed in the lower insulating layer 200. The lower electrode wiring film pattern 210 is formed of a copper film using an electroless or electroplating method. The first intermetallic insulating film 221 is formed using a silicon oxide film, an FSG film, or an insulating film of low dielectric constant having a dielectric constant of 3 or less.

다음에 도 6을 참조하면, 제1 금속간 절연막(221)의 일부를 제거하여 하부 전극 배선막 패턴(210)의 일부 표면을 노출시키는 트랜치를 형성한다. 다음에 제1 금속간 절연막(221) 및 하부 전극 배선막 패턴(210)의 노출 표면 위에 하부 전극 금속막(231), 유전체막(232) 및 상부 전극 금속막(233)을 순차적으로 형성한다. 상기 하부 전극 금속막(231) 및 상부 전극 금속막(233)은 티타늄나이트라이드막, 백금막, 루비듐막 또는 텅스텐막으로 형성한다. 그리고 상기 유전체막(232)은 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물로 형성한다. 다음에 트랜치 내부가 채워지면서 상부 전극 금속막(233) 및 제1 금속간 절연막(221) 위에 상부 전극 배선막(212)을 형성한다. 상부 전극 배선막(212)은 무전해 또는 전기도금법을 사용하여 구리막으로 형성한다. 다음에 화학적 기계적 평탄화 법을 이용한 평탄화 공정을 수행하여 트랜치 밖의 제1 금속간 절연막(221)의 표면을 노출시킨다. 그러면 상기 트랜치 내에 하부 전극 금속막 패턴(231), 유전체막 패턴(232), 상부 전극 금속막 패턴(233) 및 상부 전극 배선막 패턴(212)이 순차적으로 배치되는 구조체가 만들어진다.Next, referring to FIG. 6, a portion of the first intermetallic insulating layer 221 is removed to form a trench that exposes a portion of the lower electrode wiring layer pattern 210. Next, the lower electrode metal film 231, the dielectric film 232, and the upper electrode metal film 233 are sequentially formed on the exposed surfaces of the first intermetallic insulating film 221 and the lower electrode wiring film pattern 210. The lower electrode metal film 231 and the upper electrode metal film 233 are formed of a titanium nitride film, a platinum film, a rubidium film, or a tungsten film. The dielectric film 232 is formed of a Ta oxide film, Ba-Sr-Ti oxide, Zr oxide, Pb-Zn-Ti oxide, or Sr-Bi-Ta oxide. Next, as the trench is filled, the upper electrode wiring layer 212 is formed on the upper electrode metal layer 233 and the first intermetallic insulating layer 221. The upper electrode wiring film 212 is formed of a copper film using an electroless or electroplating method. Next, a planarization process using a chemical mechanical planarization method is performed to expose the surface of the first intermetallic insulating layer 221 outside the trench. Then, a structure is formed in which the lower electrode metal film pattern 231, the dielectric film pattern 232, the upper electrode metal film pattern 233, and the upper electrode wiring film pattern 212 are sequentially disposed in the trench.

다음에 도 4에 도시된 바와 같이, 구조체 및 제1 금속간 절연막(221) 위에 제2 금속간 절연막(222)을 형성한다. 제2 금속간 절연막(222)은, 제1 금속간 절연막(221)과 마찬가지로, 실리콘 산화막, FSG막 또는 유전율이 3 이하인 저유전율의 절연막을 사용하여 형성한다. 다음에 통상의 듀얼 다마신 공정을 수행하여 제2 금속간 절연막(222)을 관통하여 상부 전극 배선막 패턴(212)에 연결되는 듀얼 다마신 구조의 금속 배선막(240)을 형성한다. 금속 배선막(240)은 무전해 또는 전기도금법을 사용하여 구리막으로 형성한다.Next, as shown in FIG. 4, a second intermetallic insulating film 222 is formed on the structure and the first intermetallic insulating film 221. Similar to the first intermetallic insulating film 221, the second intermetallic insulating film 222 is formed using a silicon oxide film, an FSG film, or an insulating film having a low dielectric constant of 3 or less. Next, a normal dual damascene process is performed to form a dual damascene structure metal interconnection layer 240 connected to the upper electrode interconnection layer pattern 212 through the second intermetallic insulating layer 222. The metal wiring film 240 is formed of a copper film using an electroless or electroplating method.

이상의 설명에서와 같이, 본 발명에 따른 금속-절연체-금속 커패시터에 의하면, 트랜치를 형성하고 그 내부에 금속-절연체-금속 커패시터를 형성하고, 배선으로서 듀얼 다마신 배선을 사용함으로서 소자의 소형화 및 집적화에 부응하면서 높은 커패시턴스를 갖도록 할 수 있다. 또한 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법에 의하면, 높은 커패시턴스를 가지면서 고집적화된 금속-절연체-금속 커패시터를 제공할 수 있다.As described above, according to the metal-insulator-metal capacitor according to the present invention, miniaturization and integration of the device by forming a trench and forming a metal-insulator-metal capacitor therein, and using dual damascene wiring as wiring In response to this, it is possible to have a high capacitance. In addition, according to the method for manufacturing a metal-insulator-metal capacitor according to the present invention, it is possible to provide a highly integrated metal-insulator-metal capacitor having high capacitance.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1은 종래의 금속-절연체-금속 커패시터를 나타내 보인 레이아웃도이다.1 is a layout showing a conventional metal-insulator-metal capacitor.

도 2는 도 1의 선 Ⅱ-Ⅱ'을 따라 나타내 보인 단면도이다.FIG. 2 is a cross-sectional view taken along line II-II ′ of FIG. 1.

도 3은 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 레이아웃도이다.3 is a layout showing a metal-insulator-metal capacitor according to the present invention.

도 4는 도 3의 선 Ⅳ-Ⅳ'를 따라 나타내 보인 단면도이다.4 is a cross-sectional view taken along line IV-IV ′ of FIG. 3.

도 5 내지 도 7은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a metal-insulator-metal capacitor according to the present invention.

Claims (11)

하부 전극 배선막 패턴 위의 제1 금속간 절연막을 관통하여 상기 하부 전극 배선막 패턴의 일부 표면을 노출시키는 트랜치에 배치된 하부 전극 금속막 패턴;A lower electrode metal layer pattern disposed in a trench that penetrates the first intermetallic insulating layer on the lower electrode interconnection layer pattern to expose a portion of the lower electrode interconnection layer pattern; 상기 트랜치 내에서 상기 하부 전극 금속막 패턴 위에 배치된 유전체막 패턴; 및A dielectric film pattern disposed on the lower electrode metal film pattern in the trench; And 상기 트랜치 내에서 상기 유전체막 패턴 위에 배치된 상부 전극 금속막 패턴을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터.And an upper electrode metal film pattern disposed in the trench over the dielectric film pattern. 제 1항에 있어서,The method of claim 1, 상기 트랜치를 채우면서 상기 상부 전극 금속막 패턴 위에 배치되는 상부 전극 배선막을 더 구비하는 것을 특징으로 하는 금속-절연체-금속 커패시터.And an upper electrode wiring layer disposed on the upper electrode metal layer pattern while filling the trench. 제 2항에 있어서,The method of claim 2, 상기 상부 전극 배선막 위의 제2 금속간 절연막을 관통하여 상기 상부 전극 배선막에 컨택되도록 형성되는 듀얼 다마신 구조의 금속 배선막을 더 구비하는 것을 특징으로 하는 금속-절연체-금속 커패시터.And a metal damascene film having a dual damascene structure formed through the second intermetallic insulating film on the upper electrode wiring film to be in contact with the upper electrode wiring film. 제 3항에 있어서,The method of claim 3, wherein 상기 하부 전극 배선막 패턴, 상부 전극 배선막 및 듀얼 다마신 구조의 금속 배선막은 구리막인 것을 특징으로 하는 금속-절연체-금속 커패시터.And the lower electrode wiring film pattern, the upper electrode wiring film, and the metal wiring film having a dual damascene structure are copper films. 제 1항에 있어서,The method of claim 1, 상기 하부 전극 금속막 패턴 및 상부 전극 금속막 패턴은 티타늄나이트라이드막, 백금막, 루비듐막 또는 텅스텐막이고, 상기 유전체막은 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물인 것을 특징으로 하는 금속-절연체-금속 커패시터.The lower electrode metal film pattern and the upper electrode metal film pattern are a titanium nitride film, a platinum film, a rubidium film, or a tungsten film, and the dielectric film is a Ta oxide film, a Ba-Sr-Ti oxide, a Zr oxide, or a Pb-Zn-Ti oxide. Or Sr-Bi-Ta oxide. 제 1항에 있어서,The method of claim 1, 상기 하부 전극 금속막 패턴, 유전체막 패턴 및 상부 전극 금속막 패턴은 사각 형태, 원형 형태 또는 굴곡이 있는 원형 형태의 평면 형상을 갖도록 배치되는 것을 특징으로 하는 금속-절연체-금속 커패시터.And the lower electrode metal film pattern, the dielectric film pattern, and the upper electrode metal film pattern are arranged to have a planar shape having a square shape, a circular shape, or a curved circular shape. 하부 전극 배선막 패턴 위의 제1 금속간 절연막의 일부를 제거하여 상기 하부 전극 배선막 패턴의 일부 표면을 노출시키는 트랜치를 형성하는 단계;Removing a portion of the first intermetallic insulating layer on the lower electrode interconnection film pattern to form a trench exposing a part surface of the lower electrode interconnection film pattern; 상기 제1 금속간 절연막 및 상기 하부 전극 배선막 패턴의 노출 표면 위에 하부 전극 금속막, 유전체막 및 상부 전극 금속막을 순차적으로 형성하는 단계;Sequentially forming a lower electrode metal film, a dielectric film, and an upper electrode metal film on an exposed surface of the first intermetallic insulating film and the lower electrode wiring film pattern; 상기 트랜치 내부가 채워지도록 상기 상부 전극 금속막 위에 상부 전극 배선막을 형성하는 단계;Forming an upper electrode wiring layer on the upper electrode metal layer to fill the trench; 평탄화 공정을 수행하여 상기 트랜치 밖의 제1 금속간 절연막의 표면을 노출시키면서 상기 트랜치 내에 하부 전극 금속막 패턴, 유전체막 패턴, 상부 전극 금속막 패턴 및 상부 전극 배선막 패턴이 순차적으로 배치되는 구조체를 형성하는 단계;Forming a structure in which the lower electrode metal film pattern, the dielectric film pattern, the upper electrode metal film pattern, and the upper electrode wiring film pattern are sequentially disposed in the trench while exposing the surface of the first intermetallic insulating film outside the trench by performing a planarization process. Doing; 상기 구조체 및 제1 금속간 절연막 위에 제2 금속간 절연막을 형성하는 단계; 및Forming a second intermetallic insulating film on the structure and the first intermetallic insulating film; And 상기 제2 금속간 절연막을 관통하여 상기 상부 전극 배선막 패턴에 연결되는 듀얼 다마신 구조의 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.Forming a metal wiring film having a dual damascene structure connected to the upper electrode wiring film pattern through the second intermetallic insulating film. 제 7항에 있어서,The method of claim 7, wherein 상기 하부 전극 배선막, 상부 전극 배선막 및 금속 배선막은 무전해 또는 전기도금법을 사용하여 구리막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.The lower electrode wiring film, the upper electrode wiring film, and the metal wiring film are formed of a copper film using an electroless or electroplating method. 제 7항에 있어서,The method of claim 7, wherein 상기 제1 금속간 절연막 및 제2 금속간 절연막은 실리콘 산화막, FSG막 또는 유전율이 3 이하인 저유전율의 절연막을 사용하여 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.And the first intermetallic insulating film and the second intermetallic insulating film are formed using a silicon oxide film, an FSG film, or an insulating film having a low dielectric constant of 3 or less. 제 7항에 있어서,The method of claim 7, wherein 상기 하부 전극 금속막 및 상부 전극 금속막은 티타늄나이트라이드막, 백금막, 루비듐막 또는 텅스텐막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.And the lower electrode metal film and the upper electrode metal film are formed of a titanium nitride film, a platinum film, a rubidium film or a tungsten film. 제 7항에 있어서,The method of claim 7, wherein 상기 유전체막은 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.The dielectric film is a Ta-oxide film, Ba-Sr-Ti oxide, Zr oxide, Pb-Zn-Ti oxide or Sr-Bi-Ta oxide manufacturing method of a metal-insulator-metal capacitor.
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