KR100571401B1 - Method for fabricating capacitor of semiconductor device - Google Patents

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Abstract

반도체 소자의 커패시터 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 오목한 트렌치(trench)를 가지는 하부 전극을 형성하고, 트렌치의 프로파일(profile)을 따라 연장되는 유전층을 형성하며, 상부전극을 형성하여 MIM(Metal-Insulator-Metal) 구조의 커패시터를 형성한다. A capacitor forming method of a semiconductor device is provided. According to the present invention, a lower electrode having a concave trench is formed on a semiconductor substrate, a dielectric layer extending along the profile of the trench, and an upper electrode is formed to form a metal-insulator-metal (MIM). Form a capacitor of structure.

커패시터, 정전용량, MIM, SIS, 트렌치 Capacitors, Capacitance, MIM, SIS, Trench

Description

반도체 소자의 커패시터 형성 방법{Method for fabricating capacitor of semiconductor device}Method for fabricating capacitor of semiconductor device

도 1 내지 도 8은 본 발명의 실시예에 의한 반도체 소자의 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 8 are cross-sectional views schematically illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 정전용량을 보다 크게 확보할 수 있는 반도체 소자의 커패시터 형성 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device capable of securing a larger capacitance.

반도체 소자의 집적도가 증가하며 커패시터의 정전용량을 보다 크게 확보하는 것이 중요한 문제로 인식되고 있다. 특히, MIM(Metal-Insulator-Metal) 형태의 커패시터는 아날로그(analog) 신호 처리에 널리 쓰이고 있는 반도체 소자에 채용되고 있는 데, 반도체 소자의 집적도가 증가하면서 MIM 커패시터의 단면적 향상을 통해 정전용량을 늘려는 시도가 많이 이루어지고 있다. MIM 커패시터는 금속층을 커패시터 전극으로 이용함으로써, 금속층의 비저항을 낮출 수 있어 고성능의 커패시터를 제조할 수 있다. Increasing the degree of integration of semiconductor devices and securing a larger capacitance of the capacitor is recognized as an important problem. In particular, MIM (Metal-Insulator-Metal) type capacitors are used in semiconductor devices that are widely used for analog signal processing. There are a lot of attempts made. By using the metal layer as the capacitor electrode, the MIM capacitor can lower the resistivity of the metal layer, thereby producing a high performance capacitor.

아날로그 반도체 소자에서 많이 쓰이고 있는 커패시터는 실리콘 산화물 (SiO2)이나 실리콘 질화물(Si3N4)과 같은 절연막을 커패시터의 유전층으로 많이 사용하고 있다. 또한, 커패시터는 전극 물질에 따라 MIM 구조 또는 PIP(Polysilicon-Insulator-Polysilicon) 구조로 구분하기도 한다. 그리고, 단면적을 증가시켜 정전용량을 향상시키기 위해 트렌치(trench) 구조 또는 다층 적층 구조들이 시도되고 있다. In capacitors used in analog semiconductor devices, insulating films such as silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ) are often used as dielectric layers of capacitors. In addition, the capacitor may be classified into a MIM structure or a polysilicon-insulator-polysilicon (PIP) structure according to the electrode material. Trench structures or multilayer stacked structures have been attempted to increase the cross-sectional area to improve capacitance.

그 중 MIM 커패시터는 내부 공핍에 의한 기생 정전용량이 없기 때문에, 고성능을 요구하는 반도체 소자에 많이 채용되고 있다. 그러나 MIM 구조는 유전층의 유효 면적을 늘리는데 있어서 상부 전극과 하부 전극이 2차원적인 구조를 가지고 있기 때문에, 정전용량을 늘리는 데 한계를 가진다. Among them, MIM capacitors are not used for parasitic capacitance due to internal depletion, and thus are widely used in semiconductor devices requiring high performance. However, the MIM structure has a limitation in increasing capacitance because the upper electrode and the lower electrode have a two-dimensional structure in increasing the effective area of the dielectric layer.

본 발명이 이루고자 하는 기술적 과제는, 정전용량을 보다 크게 확보할 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는 데 있다. An object of the present invention is to provide a method of forming a capacitor of a semiconductor device capable of securing a larger capacitance.

상기의 기술적 과제를 위한 본 발명의 일 실시예는,One embodiment of the present invention for the above technical problem,

반도체 기판 상에 오목한 트렌치(trench)를 가지는 하부 전극을 형성하는 단계;Forming a bottom electrode having a concave trench on the semiconductor substrate;

상기 하부 전극 상에 상기 트렌치의 프로파일(profile)을 따라 연장되는 유전층을 형성하는 단계; 및Forming a dielectric layer extending along the profile of the trench on the lower electrode; And

상기 유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커 패시터 형성 방법을 제시한다. A method of forming a capacitor in a semiconductor device comprising forming an upper electrode on the dielectric layer is provided.

상기 상부 전극은 금속층을 포함하고, 하부 전극은 상기 상부 전극과 동일하거나 또는 동일하지 않은 금속층을 포함하여 형성될 수 있다. The upper electrode may include a metal layer, and the lower electrode may include a metal layer that is the same as or different from the upper electrode.

상기 유전층은 실리콘 산화물층 또는 실리콘 질화물층을 포함하여 형성되거나, 실리콘 산화물층 및 실리콘 질화물층의 복합층을 포함하여 형성될 수 있다. The dielectric layer may be formed to include a silicon oxide layer or a silicon nitride layer, or may include a composite layer of a silicon oxide layer and a silicon nitride layer.

상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는,Another embodiment of the present invention for the above technical problem,

반도체 기판 상에 제1 하부 전극 패턴을 형성하는 단계;Forming a first lower electrode pattern on the semiconductor substrate;

상기 제1 하부 전극 패턴을 덮는 절연층을 형성하는 단계;Forming an insulating layer covering the first lower electrode pattern;

상기 절연층을 패터닝하여 상기 제1 하부 전극 패턴을 노출하는 제1 트렌치를 형성하는 단계;Patterning the insulating layer to form a first trench that exposes the first lower electrode pattern;

상기 제1 트렌치를 매립하여 상기 제1 하부 전극 패턴에 중첩되는 제2 하부 전극 패턴을 형성함으로써, 제1 및 제2 하부 전극 패턴으로 이루어지는 하부 전극 패턴을 형성하는 단계;Filling the first trenches to form a second lower electrode pattern overlapping the first lower electrode pattern, thereby forming a lower electrode pattern comprising first and second lower electrode patterns;

상기 하부 전극 패턴을 패터닝하여 제2 트렌치를 형성함으로써, 상기 제2 트렌치를 구비하는 하부 전극을 형성하는 단계;Patterning the lower electrode pattern to form a second trench, thereby forming a lower electrode having the second trench;

상기 제2 트렌치의 프로파일을 따라 연장되는 유전층을 상기 하부 전극 상에 형성하는 단계; 및Forming a dielectric layer on the lower electrode that extends along the profile of the second trench; And

상기 유전층 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제시한다. A method of forming a capacitor of a semiconductor device comprising forming an upper electrode on the dielectric layer is provided.

상기의 기술적 과제를 위한 본 발명의 또 다른 일 실시예는,Another embodiment of the present invention for the above technical problem,

반도체 기판 상에 제1 도전층을 형성하는 단계;Forming a first conductive layer on the semiconductor substrate;

상기 제1 도전층을 패터닝하여 상호 이격된 제1 하부 전극 패턴 및 하부 배선을 형성하는 단계;Patterning the first conductive layer to form a first lower electrode pattern and a lower wiring spaced apart from each other;

상기 제1 하부 전극 패턴 및 하부 배선을 덮는 절연층을 형성하는 단계;Forming an insulating layer covering the first lower electrode pattern and the lower wiring;

상기 절연층을 패터닝하여 상기 제1 하부 전극 패턴 상을 노출하는 제1 트렌치를 형성하는 단계;Patterning the insulating layer to form a first trench that exposes the first lower electrode pattern;

상기 제1 트렌치를 매립하는 제2 도전층으로 이루어진 제2 하부 전극 패턴을 형성함으로써, 상기 제1 및 제2 하부 전극 패턴으로 이루어지는 하부 전극 패턴을 형성하는 단계;Forming a lower electrode pattern formed of the first and second lower electrode patterns by forming a second lower electrode pattern formed of a second conductive layer filling the first trench;

상기 하부 전극 패턴을 패터닝하여 제2 트렌치를 형성함으로써, 상기 제2 트렌치를 구비하는 하부 전극을 형성하는 단계;Patterning the lower electrode pattern to form a second trench, thereby forming a lower electrode having the second trench;

상기 제2 트렌치의 프로파일을 따라 연장되는 유전층을 상기 하부 전극 상에 형성하는 단계;Forming a dielectric layer on the lower electrode that extends along the profile of the second trench;

상기 하부 배선 상에 정렬되는 비아홀(via hole)을 상기 제1 절연층에 형성하는 단계;Forming via holes in the first insulating layer, the via holes aligned on the lower interconnections;

상기 비아홀 및 상기 제2 트렌치를 채우는 제3 도전층을 형성하는 단계;Forming a third conductive layer filling the via hole and the second trench;

상기 제3 도전층을 패터닝하여 상기 비아홀 내의 비아 플러그(via plug) 및 상기 제2 트렌치 내의 제1 상부 전극 패턴을 형성하는 단계;Patterning the third conductive layer to form a via plug in the via hole and a first upper electrode pattern in the second trench;

상기 제1 상부 전극 패턴 및 상기 비아 플러그에 전기적으로 연결되는 제4 도전층을 형성하는 단계; 및Forming a fourth conductive layer electrically connected to the first upper electrode pattern and the via plug; And

상기 제4 도전층을 패터닝하여 상기 제1 상부 전극 패턴 상의 제2 상부 전극패턴 및 상기 비아 플러그 상의 상부 배선을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제시한다. And forming a second upper electrode pattern on the first upper electrode pattern and an upper wiring on the via plug by patterning the fourth conductive layer.

상기 제2 하부 전극 패턴을 형성하는 단계는 상기 제1 트렌치를 매립하는 상기 제2 도전층을 상기 절연층 상에 형성하는 단계; 및 상기 제2 도전층을 화학기계적연마(CMP)하는 단계를 포함하여 수행될 수 있다. The forming of the second lower electrode pattern may include forming the second conductive layer on the insulating layer to fill the first trench; And chemical mechanical polishing (CMP) of the second conductive layer.

상기 비아 플러그(via plug) 및 상기 제1 상부 전극 패턴을 형성하는 단계는 상기 제3 도전층을 상기 유전층 상에 형성하는 단계; 및 상기 제3 도전층을 화학기계적연마(CMP)하는 단계를 포함하여 수행될 수 있다. The forming of the via plug and the first upper electrode pattern may include forming the third conductive layer on the dielectric layer; And chemical mechanical polishing (CMP) the third conductive layer.

상기 제3 도전층은 텅스텐층을 포함하여 형성될 수 있다. The third conductive layer may include a tungsten layer.

본 발명에 따르면, 커패시터의 유효 면적을 증가시킬 수 있어 정전용량의 증가를 구현할 수 있다. 이에 따라, 커패시터의 크기를 보다 작게 축소(shrink)시킬 수 있어 반도체 소자에서 커패시터가 차지하는 영역을 줄일 수 있다. According to the present invention, it is possible to increase the effective area of the capacitor to implement an increase in capacitance. As a result, the size of the capacitor can be shrunk smaller, thereby reducing the area occupied by the capacitor in the semiconductor device.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예에서는 3 차원 구조를 가진 트렌치 형태의 커패시터를 제시한다. 이와 같은 3차원 구조의 트렌치 형태의 커패시터는 유전층의 유효 면적을 크게 증가시킬 수 있어, 커패시터의 정전용량을 크게 증가시킬 수 있다. 따라서, 커패시터가 차지하는 면적을 크게 줄여 반도체 소자의 크기 축소를 구현할 수 있다. An embodiment of the present invention provides a trench type capacitor having a three-dimensional structure. Such a three-dimensional trench-type capacitor can greatly increase the effective area of the dielectric layer, thereby greatly increasing the capacitance of the capacitor. Therefore, the size of the semiconductor device can be reduced by greatly reducing the area occupied by the capacitor.

도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 8 are cross-sectional views schematically illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 하부 전극을 위한 제1 도전층(200)을 형성한다. 커패시터의 구조를 SIS(Silicon-Insulator-Silicon) 구조로 형성할 경우, 상기 제1 도전층(200)은 도전성 실리콘층, 예컨대, 불순물이 도핑된 폴리실리콘층일 수도 있으나, 커패시터의 구조를 MIM 구조로 형성할 경우에는 금속층을 스퍼터링(sputtering)하여 형성할 수 있다. MIM 구조로 커패시터를 형성할 경우 제1 도전층(200)은 배선 구조에서의 하부 배선을 위한 금속층으로 형성될 수도 있다. 이때, 제1 도전층(200)과 반도체 기판(100) 사이에는 절연층 또는 배선층 등이 더 도입될 수 있다. Referring to FIG. 1, the first conductive layer 200 for the lower electrode is formed on the semiconductor substrate 100. When the structure of the capacitor is formed of a silicon-insulator-silicon (SIS) structure, the first conductive layer 200 may be a conductive silicon layer, for example, a polysilicon layer doped with impurities, but the structure of the capacitor may be a MIM structure. In the case of forming, the metal layer may be formed by sputtering. When the capacitor is formed in the MIM structure, the first conductive layer 200 may be formed of a metal layer for lower wiring in the wiring structure. In this case, an insulating layer or a wiring layer may be further introduced between the first conductive layer 200 and the semiconductor substrate 100.

도 2를 참조하면, 사진 식각 공정 등을 이용하여 제1 도전층(200)을 선택적으로 패터닝하여 제1 하부 전극 패턴(211) 및 하부 배선(250)을 형성한다. MIM 구조로 커패시터를 형성할 경우에는 커패시터의 하부 전극을 구성할 제1 하부 전극 패턴(211)이 다층 배선 구조의 하부 배선(250)과 함께 형성되도록 제1 도전층(200)을 패터닝한다.Referring to FIG. 2, the first conductive layer 200 is selectively patterned using a photolithography process to form the first lower electrode pattern 211 and the lower wiring 250. When the capacitor is formed with the MIM structure, the first conductive layer 200 is patterned such that the first lower electrode pattern 211 constituting the lower electrode of the capacitor is formed together with the lower wiring 250 of the multilayer wiring structure.

도 3을 참조하면, 제1 하부 전극 패턴(211) 및 하부 배선(250)을 덮는 제1 절연층(310)을 형성한다. 이러한 제1 절연층(310)은 제1 금속간 절연층(IMD 1: Intermetallic Dielectric 1)으로 형성될 수 있다. 이후에, 제1 하부 전극 패턴(211)의 상측 표면을 노출하는 제1 트렌치(311)를 형성한다. 구체적으로 제1 절연층(310)을 패터닝하여 제1 하부 전극 패턴(211)의 상측 표면을 노출하는 제1 트렌치(211)를 제1 절연층(310)에 형성한다. 이때, 하부 배선(250)은 제1 절연층(310)에 덮인 상태로 유지된다.Referring to FIG. 3, a first insulating layer 310 covering the first lower electrode pattern 211 and the lower wiring 250 is formed. The first insulating layer 310 may be formed of a first intermetallic insulating layer (IMD 1: Intermetallic Dielectric 1). Thereafter, a first trench 311 exposing an upper surface of the first lower electrode pattern 211 is formed. In detail, the first insulating layer 310 is patterned to form a first trench 211 in the first insulating layer 310 that exposes an upper surface of the first lower electrode pattern 211. In this case, the lower wiring 250 is maintained in a state covered with the first insulating layer 310.

도 4를 참조하면, 제1 트렌치(211)를 채우는 제2 하부 전극 패턴(215)을 형성한다. 구체적으로, 제1 절연층(310) 상에 제1 트렌치(211)를 채우게 제2 도전층, 예컨대, MIM 구조의 경우에는 금속층 또는 SIS 구조의 경우 도전성 실리콘층 또는 도전성 폴리실리콘층을 형성한다. 이후에, 제1 절연층(310)의 표면이 노출되게 제2도전층을 화학기계적연마(CMP: Chemical Mechanical Polishing)하는 방법 등과 같은 패터닝 방법으로 제2 도전층을 패터닝하여 제1 하부 전극 패턴(211)에 겹쳐지는 제2 하부 전극 패턴(215)을 형성한다. 이와 같이 하여 제1 하부 전극 패턴(211) 및 제2 하부 전극 패턴(215)이 중첩된 하부 전극 패턴(210)을 형성한다. 이에 따라, 하부 전극 패턴(210)은 하부 배선(250)에 비해 전체 두께가 더 두꺼워지게 된다. Referring to FIG. 4, a second lower electrode pattern 215 filling the first trench 211 is formed. Specifically, a second conductive layer, for example, a metal layer in the case of the MIM structure or a conductive silicon layer or the conductive polysilicon layer in the case of the SIS structure, is formed to fill the first trench 211 on the first insulating layer 310. Subsequently, the second conductive layer is patterned by a patterning method such as chemical mechanical polishing (CMP) to expose the surface of the first insulating layer 310 to form a first lower electrode pattern ( A second lower electrode pattern 215 overlapping with 211 is formed. In this way, the lower electrode pattern 210 in which the first lower electrode pattern 211 and the second lower electrode pattern 215 overlap each other is formed. Accordingly, the lower electrode pattern 210 becomes thicker than the lower wiring 250.

도 5를 참조하면, 하부 전극 패턴(210)을 패터닝하여 하부 전극 패턴(210) 내에 오목한 제2 트렌치(217)를 가지는 하부 전극(210')을 형성한다. 구체적으로, 사진 식각 공정 등과 같은 선택적 식각 공정을 이용하여 하부 전극 패턴(210)을 패터닝하여 오목한 제2 트렌치(217)를 형성한다. 이에 따라, 하부 전극(210')은 오목한 제2 트렌치(217)를 가지는 3차원 형태의 형상을 가지게 된다. Referring to FIG. 5, the lower electrode pattern 210 is patterned to form a lower electrode 210 ′ having a concave second trench 217 in the lower electrode pattern 210. Specifically, the lower electrode pattern 210 is patterned using a selective etching process such as a photolithography process to form a concave second trench 217. Accordingly, the lower electrode 210 ′ has a three-dimensional shape having a concave second trench 217.

이후에, 도 6에 도시한 바와 같이, 하부 전극(210') 상에 커패시터의 유전층(400)을 형성한다. 유전층(400)은 제2 트렌치(217)의 프로파일(profile)을 따라 하부 전극(210') 상에 형성된다. 이때, 유전층(400)은 실리콘 산화물층(410) 및 실리콘 질화물층(430)을 포함하는 복합층으로 형성될 수 있다. 하부 전극(210')이 3차원 형상을 가지므로, 하부 전극(210')과 유전층(400)의 계면 면적이 크게 증가되어 유전층(400)의 유효 면적이 증가되게 된다. Thereafter, as shown in FIG. 6, the dielectric layer 400 of the capacitor is formed on the lower electrode 210 ′. The dielectric layer 400 is formed on the lower electrode 210 ′ along the profile of the second trench 217. In this case, the dielectric layer 400 may be formed as a composite layer including the silicon oxide layer 410 and the silicon nitride layer 430. Since the lower electrode 210 'has a three-dimensional shape, the interface area between the lower electrode 210' and the dielectric layer 400 is greatly increased, thereby increasing the effective area of the dielectric layer 400.

도 7을 참조하면, 제1 절연층(310)을 선택적으로 식각 패터닝하여 하부 배선(250)을 노출하는 비아홀(via hole: 315)을 형성한다. 이후에, 비아홀(315) 및 제2트렌치(217)를 메우는 제3 도전층(510)을 형성한다. 제3 도전층(510)은 다층 배선 구조에서 연결 플러그, 예컨대, 비아 플러그를 형성하기 위한 것일 수 있다. 따라서, 채움(filling) 특성이 우수한 텅스텐(W)층으로 제3 도전층(510)을 형성할 수 있다. 이러한 제3 도전층(510)은 유전층(400) 상에 제2 트렌치(217)를 메우도록 형성한다. Referring to FIG. 7, the first insulating layer 310 is selectively etched to form a via hole 315 exposing the lower interconnection 250. Thereafter, a third conductive layer 510 filling the via hole 315 and the second trench 217 is formed. The third conductive layer 510 may be for forming a connection plug, for example, a via plug, in a multilayer wiring structure. Therefore, the third conductive layer 510 may be formed of a tungsten (W) layer having excellent filling characteristics. The third conductive layer 510 is formed to fill the second trench 217 on the dielectric layer 400.

도 8을 참조하면, 제3 도전층(510)을 CMP와 같은 평탄화 방법으로 패터닝하여 비아홀(315)을 채우는 비아 플러그(515)을 형성하고, 유전층(400) 상에서 제2 트렌치(217)를 채우는 제1 상부 전극 패턴(511)을 형성한다. 이때, 제1 상부 전극 패턴(511) 주위의 제1 절연층(310) 상의 유전층(400) 부분은 노출되게 한다. Referring to FIG. 8, the third conductive layer 510 is patterned by a planarization method such as CMP to form a via plug 515 filling the via hole 315, and filling the second trench 217 on the dielectric layer 400. The first upper electrode pattern 511 is formed. In this case, a portion of the dielectric layer 400 on the first insulating layer 310 around the first upper electrode pattern 511 is exposed.

이후에, 제1 상부 전극 패턴(511) 및 비아 플러그(515)에 전기적으로 연결되는 제4 도전층을 유전층(400) 상에 형성한다. 이러한 제4 도전층은 MIM 구조에서는 금속층을 포함하여 증착될 수 있고, SIS 구조에서는 폴리실리콘과 같은 도전성 실리콘층을 포함하여 증착될 수 있다. Thereafter, a fourth conductive layer electrically connected to the first upper electrode pattern 511 and the via plug 515 is formed on the dielectric layer 400. The fourth conductive layer may be deposited including a metal layer in the MIM structure, and may be deposited including a conductive silicon layer such as polysilicon in the SIS structure.

제4 도전층을 사진 식각 공정 등과 같은 선택적 식각 방법으로 패터닝하여 제1 상부 전극 패턴(511)에 전기적으로 연결되고 제1 상부 전극 패턴(511) 상에 중첩되는 제2 상부 전극 패턴(551)을 형성하여, 제1 및 제2 상부 전극 패턴으로 이루어지는 상부 전극을 형성한다. 이와 함께, 비아 플러그(515)에 전기적으로 연결되는 상부 배선(555)을 또한 제4 도전층을 패터닝하여 형성한다. 이후에, 상부 배선 (555) 및 상부 전극을 덮는 제2 IMD로서의 제2 절연층(330)을 형성한다. The fourth conductive layer is patterned by a selective etching method such as a photolithography process to form a second upper electrode pattern 551 electrically connected to the first upper electrode pattern 511 and overlapping the first upper electrode pattern 511. To form an upper electrode formed of the first and second upper electrode patterns. In addition, an upper wiring 555 electrically connected to the via plug 515 is also formed by patterning the fourth conductive layer. Thereafter, a second insulating layer 330 is formed as a second IMD covering the upper wiring 555 and the upper electrode.

이와 같이 형성된 커패시터는 도 8에 제시된 바와 같이 유전층(400)의 유효 면적이 제2 트렌치(217)의 프로파일에 의해서 보다 크게 증가될 수 있다. 따라서, 커패시터의 정전용량 또한 크게 증가될 수 있다. The capacitor thus formed may increase the effective area of the dielectric layer 400 by the profile of the second trench 217 as shown in FIG. 8. Thus, the capacitance of the capacitor can also be greatly increased.

상술한 본 발명에 따르면, 3차원 형태의 트렌치를 가지는 하부 전극을 형성하여 하부 전극 상에 유전층 및 상부 전극을 형성함으로써, 커패시터의 유효 면적을 크게 증가시킬 수 있다. 이에 따라, 커패시터의 정전용량을 크게 증가시킬 수 있고, 따라서 반도체 소자에서 커패시터가 차지하는 면적을 크게 줄일 수 있다. According to the present invention described above, by forming a lower electrode having a three-dimensional trench to form a dielectric layer and the upper electrode on the lower electrode, it is possible to greatly increase the effective area of the capacitor. Accordingly, the capacitance of the capacitor can be greatly increased, and thus the area occupied by the capacitor in the semiconductor device can be greatly reduced.

이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다. Although the present invention has been described through specific embodiments, the present invention may be modified in various forms by those skilled in the art within the technical spirit of the present invention.

Claims (7)

반도체 기판 상에 오목한 트렌치(trench)를 가지는 하부 전극을 형성하는 단계;Forming a bottom electrode having a concave trench on the semiconductor substrate; 상기 하부 전극 상에 상기 트렌치의 프로파일(profile)을 따라 연장되는 유전층을 형성하는 단계; 및Forming a dielectric layer extending along the profile of the trench on the lower electrode; And 상기 유전층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.Forming an upper electrode on the dielectric layer. 제 1항에 있어서, The method of claim 1, 상기 유전층은 실리콘 산화물층 또는 실리콘 질화물층을 포함하여 형성되거나, 실리콘 산화물층 및 실리콘 질화물층의 복합층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법. The dielectric layer is formed of a silicon oxide layer or a silicon nitride layer, or a capacitor forming method of a semiconductor device, characterized in that it comprises a composite layer of a silicon oxide layer and a silicon nitride layer. 반도체 기판 상에 제1 하부 전극 패턴을 형성하는 단계;Forming a first lower electrode pattern on the semiconductor substrate; 상기 제1 하부 전극 패턴을 덮는 절연층을 형성하는 단계;Forming an insulating layer covering the first lower electrode pattern; 상기 절연층을 패터닝하여 상기 제1 하부 전극 패턴 상을 노출하는 제1 트렌치를 형성하는 단계;Patterning the insulating layer to form a first trench that exposes the first lower electrode pattern; 상기 제1 트렌치를 매립하여 상기 제1 하부 전극 패턴에 중첩되는 제2 하부 전극 패턴을 형성함으로써, 제1 및 제2 하부 전극 패턴으로 이루어지는 하부 전극 패턴을 형성하는 단계;Filling the first trenches to form a second lower electrode pattern overlapping the first lower electrode pattern, thereby forming a lower electrode pattern comprising first and second lower electrode patterns; 상기 하부 전극 패턴을 패터닝하여 오목한 제2 트렌치를 형성함으로써, 상기 제2 트렌치를 구비하는 하부 전극을 형성하는 단계;Forming a lower electrode having the second trench by patterning the lower electrode pattern to form a concave second trench; 상기 제2 트렌치의 프로파일을 따라 연장되는 유전층을 상기 하부 전극 상에 형성하는 단계; 및Forming a dielectric layer on the lower electrode that extends along the profile of the second trench; And 상기 유전층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법. Forming an upper electrode on the dielectric layer. 반도체 기판 상에 제1 도전층을 형성하는 단계;Forming a first conductive layer on the semiconductor substrate; 상기 제1 도전층을 패터닝하여 상호 이격된 제1 하부 전극 패턴 및 하부 배선을 형성하는 단계;Patterning the first conductive layer to form a first lower electrode pattern and a lower wiring spaced apart from each other; 상기 제1 하부 전극 패턴 및 하부 배선을 덮는 절연층을 형성하는 단계;Forming an insulating layer covering the first lower electrode pattern and the lower wiring; 상기 절연층을 패터닝하여 상기 제1 하부 전극 패턴을 노출하는 제1 트렌치를 형성하는 단계;Patterning the insulating layer to form a first trench that exposes the first lower electrode pattern; 상기 제1 트렌치를 매립하는 제2 도전층으로 이루어진 제2 하부 전극 패턴을 형성함으로써, 상기 제1 및 제2 하부 전극 패턴을 포함하는 하부 전극 패턴을 형성하는 단계;Forming a lower electrode pattern including the first and second lower electrode patterns by forming a second lower electrode pattern formed of a second conductive layer filling the first trench; 상기 하부 전극 패턴을 패터닝하여 제2 트렌치를 형성함으로써, 상기 제2 트렌치를 구비하는 하부 전극을 형성하는 단계;Patterning the lower electrode pattern to form a second trench, thereby forming a lower electrode having the second trench; 상기 제2 트렌치의 프로파일을 따라 연장되는 유전층을 상기 하부 전극 상에 형성하는 단계; Forming a dielectric layer on the lower electrode that extends along the profile of the second trench; 상기 하부 배선 상에 정렬되는 비아홀(via hole)을 상기 제1 절연층에 형성하는 단계;Forming via holes in the first insulating layer, the via holes aligned on the lower interconnections; 상기 비아홀 및 상기 제2 트렌치를 채우는 제3 도전층을 형성하는 단계;Forming a third conductive layer filling the via hole and the second trench; 상기 제3 도전층을 패터닝하여 상기 비아홀 내의 비아 플러그 및 상기 제2 트렌치 내의 제1 상부 전극 패턴을 형성하는 단계;Patterning the third conductive layer to form a via plug in the via hole and a first upper electrode pattern in the second trench; 상기 제1 상부 전극 패턴 및 상기 비아 플러그에 전기적으로 연결되는 제4 도전층을 형성하는 단계; 및 Forming a fourth conductive layer electrically connected to the first upper electrode pattern and the via plug; And 상기 제4 도전층을 패터닝하여 상기 제1 상부 전극 패턴 상의 제2 상부 전극 패턴 및 상기 비아 플러그 상의 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법. Patterning the fourth conductive layer to form a second upper electrode pattern on the first upper electrode pattern and an upper wiring on the via plug. 제 4항에 있어서, The method of claim 4, wherein 상기 제2 하부 전극 패턴을 형성하는 단계는,Forming the second lower electrode pattern, 상기 제1 트렌치를 매립하는 상기 제2 도전층을 상기 절연층 상에 형성하는 단계; 및 Forming the second conductive layer filling the first trench on the insulating layer; And 상기 제2 도전층을 화학기계적연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법. And chemical mechanical polishing (CMP) the second conductive layer. 제 4항에 있어서, The method of claim 4, wherein 상기 비아 플러그 및 상기 제1 상부 전극 패턴을 형성하는 단계는, Forming the via plug and the first upper electrode pattern may include: 상기 제3 도전층을 상기 유전층 상에 형성하는 단계; 및Forming the third conductive layer on the dielectric layer; And 상기 제3 도전층을 화학기계적연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법. And chemical mechanical polishing (CMP) the third conductive layer. 제 5항에 있어서, The method of claim 5, 상기 제3 도전층은 텅스텐층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법. And the third conductive layer is formed of a tungsten layer.
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