KR100641983B1 - Metal-insulator-metal capacitor having dual damascene structure and method of fabricating the same - Google Patents

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Abstract

본 발명의 이중 다마신 구조를 갖는 금속-절연체-금속(MIM) 커패시터는, 반도체 기판 위에서 상부면에 적어도 하나의 이중 다마신 구조에 의한 제1 트랜치 및 제1 트랜치 내의 제2 트랜치를 갖는 절연막과, 제1 트랜치 및 제2 트랜치를 갖는 절연막 위에 배치되는 하부 금속 전극막과, 하부 금속 전극막 위에 배치되는 유전체막과, 그리고 유전체막 위에 배치되는 상부 금속 전극막을 구비한다. 이에 의하면, 동일한 크기의 종래의 금속-절연체-금속 커패시터에 비하여 상대적으로 높은 커패시턴스를 갖도록 할 수 있다.A metal-insulator-metal (MIM) capacitor having a dual damascene structure of the present invention comprises an insulating film having a first trench and a second trench in the first trench at least on the top surface of the semiconductor substrate by the double damascene structure; And a lower metal electrode film disposed over the insulating film having the first trench and the second trench, a dielectric film disposed over the lower metal electrode film, and an upper metal electrode film disposed over the dielectric film. According to this, it is possible to have a relatively high capacitance compared to the conventional metal-insulator-metal capacitor of the same size.

금속-절연체-금속(MIM) 커패시터, 이중 다마신Metal-Insulator-Metal (MIM) Capacitors, Double Damascene

Description

이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및 그 제조 방법{Metal-insulator-metal capacitor having dual damascene structure and method of fabricating the same}Metal-insulator-metal capacitor having a dual damascene structure and a method for manufacturing the same {Metal-insulator-metal capacitor having dual damascene structure and method of fabricating the same}

도 1은 종래의 금속-절연체-금속 커패시터를 설명하기 위하여 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a conventional metal-insulator-metal capacitor.

도 2는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터를 설명하기 위하여 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a metal-insulator-metal capacitor according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 금속-절연체-금속 커패시터를 설명하기 위하여 나타내 보인 단면도이다.3 is a cross-sectional view illustrating a metal-insulator-metal capacitor according to another embodiment of the present invention.

도 4는 도 2의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.4 is a cross-sectional view illustrating the method of manufacturing the metal-insulator-metal capacitor of FIG. 2.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a metal-insulator-metal capacitor having a double damascene structure and a method for manufacturing the same.

반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.As the use of semiconductor devices is diversified, high speed and large capacity capacitors are required. In general, to increase the speed of the capacitor, the resistance of the capacitor electrode should be reduced to reduce the frequency dependence. For the large capacity of the capacitor, the thickness of the dielectric film in between the capacitor electrodes is reduced, or a material having a high dielectric constant is used as the dielectric film. The area of the electrode must be increased.

반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 금속-절연체-금속 커패시터가 주로 사용된다.Capacitors used in semiconductor devices include capacitors such as a MOS structure, a pn junction structure, a polysilicon-insulator-polysilicon (PIP) structure, and a metal-insulator-metal (MIM) structure, depending on the junction structure. Among these, capacitors having a structure other than the metal-insulator-metal structure use single crystal silicon or polycrystalline silicon as at least one electrode material. However, single crystal silicon or polycrystalline silicon has a limit in reducing the resistance of the capacitor electrode due to its material properties. Therefore, in applications requiring high-speed capacitors, metal-insulator-metal capacitors are mainly used to easily realize low resistance capacitor electrodes.

도 1은 종래의 금속-절연체-금속 커패시터를 설명하기 위하여 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a conventional metal-insulator-metal capacitor.

도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 하부 금속 전극막 패턴(121)이 배치된다. 하부 금속 전극막 패턴(120) 위에는 유전체막 패턴(131)이 배치된다. 유전체막 패턴(131)의 일부 표면 위에는 상부 금속 전극막 패턴(141)이 배치된다. 상부 금속 전극막 패턴(141) 위에는 캡핑층 패턴(151)이 배치된다.Referring to FIG. 1, a lower metal electrode layer pattern 121 is disposed on an insulating layer 110 on a semiconductor substrate 100. The dielectric layer pattern 131 is disposed on the lower metal electrode layer pattern 120. An upper metal electrode layer pattern 141 is disposed on a portion of the surface of the dielectric layer pattern 131. The capping layer pattern 151 is disposed on the upper metal electrode layer pattern 141.

이와 같은 종래의 금속-절연체-금속 커패시터를 형성하기 위하여, 먼저 반도 체 기판(100) 위의 절연막(110) 위에 하부 금속막, 유전체막, 상부 금속막 및 캡핑층을 순차적으로 적층한다. 다음에 캡핑층 위에 통상의 포토리소그라피법에 의한 포토레지스트막 패턴(미도시)을 형성한다. 다음에 이 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 캡핑층 및 상부 금속막을 패터닝하여 상부 금속 전극막 패턴(141) 및 캡핑층 패턴(151)을 형성한다. 다음에 애싱공정을 수행하여 포토레지스트막 패턴을 제거한다. 다음에 다시 통상의 포토리소그라피법에 의한 포토레지스트막 패턴(미도시)을 형성한 후에, 이 포토레지스트막 패턴을 식각마스크로 한 식각공정으로 유전체막 패턴(131) 및 하부 금속 전극막 패턴(121)을 형성한다. 그리고 다시 애싱공정을 수행하여 포토레지스트막 패턴을 제거한다.In order to form such a conventional metal-insulator-metal capacitor, first, a lower metal film, a dielectric film, an upper metal film, and a capping layer are sequentially stacked on the insulating film 110 on the semiconductor substrate 100. Next, a photoresist film pattern (not shown) is formed by a conventional photolithography method on the capping layer. Next, the capping layer and the upper metal layer are patterned by an etching process using the photoresist layer pattern as an etch mask to form the upper metal electrode layer pattern 141 and the capping layer pattern 151. Next, an ashing process is performed to remove the photoresist film pattern. Next, after forming a photoresist film pattern (not shown) by a normal photolithography method, the dielectric film pattern 131 and the lower metal electrode film pattern 121 are subjected to an etching process using the photoresist film pattern as an etching mask. ). Then, an ashing process is performed to remove the photoresist film pattern.

이와 같은 종래의 금속-절연체-금속 커패시터는, 앞서 언급한 바와 같이 높은 커패시턴스를 갖도록 하기 위해서는 유전체막 패턴의 두께를 감소시키거나 유전율이 높은(high-k) 물질을 유전체막으로 사용하거나, 또는 전극 면적을 증가시켜야 한다. 그러나 유전체막 패턴의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하는 방법은 공정상의 제약으로 인하여 한계가 있다. 따라서 상대적으로 공정상 제약 없이 사용할 수 있는 방법은 전극 면적을 증대시키는 것이다. 그러나 전극 면적을 증대시키면, 소자의 전체 면적도 증가된다는 문제가 있다.In the conventional metal-insulator-metal capacitor, as described above, in order to have a high capacitance, it is necessary to reduce the thickness of the dielectric film pattern, use a high-k material as the dielectric film, or The area must be increased. However, the method of reducing the thickness of the dielectric film pattern or using a material having a high dielectric constant as the dielectric film has limitations due to process limitations. Therefore, a method that can be used relatively without process restrictions is to increase the electrode area. However, when the electrode area is increased, there is a problem that the total area of the device is also increased.

본 발명이 이루고자 하는 기술적 과제는, 소자의 전체 면적을 크게 증가시키지 않고도 증대된 전극 면적을 갖는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터를 제공하는 것이다. SUMMARY OF THE INVENTION The present invention seeks to provide a metal-insulator-metal capacitor having a dual damascene structure with an increased electrode area without significantly increasing the overall area of the device.                         

본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a metal-insulator-metal capacitor having a double damascene structure as described above.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터는,In order to achieve the above technical problem, a metal-insulator-metal capacitor having a double damascene structure according to the present invention,

반도체 기판 위에서 상부면에 적어도 하나의 이중 다마신 구조에 의한 제1 트랜치 및 제1 트랜치 내의 제2 트랜치를 갖는 절연막;An insulating film having a first trench with at least one double damascene structure on the top surface of the semiconductor substrate and a second trench in the first trench;

상기 제1 트랜치 및 제2 트랜치를 갖는 절연막 위에 배치되는 하부 금속 전극막;A lower metal electrode film disposed on the insulating film having the first trench and the second trench;

상기 하부 금속 전극막 위에 배치되는 유전체막; 및A dielectric film disposed on the lower metal electrode film; And

상기 유전체막 위에 배치되는 상부 금속 전극막을 구비하는 것을 특징으로 한다.And an upper metal electrode film disposed on the dielectric film.

본 발명에 있어서, 상기 상부 금속 전극막에 전기적으로 연결되는 제1 금속 배선막, 및 상기 하부 금속 전극막에 전기적으로 연결되는 제2 금속 배선막을 더 구비할 수 있다.In the present invention, a first metal wiring film electrically connected to the upper metal electrode film, and a second metal wiring film electrically connected to the lower metal electrode film may be further provided.

그리고 상기 반도체 기판의 상부 일정 영역에 형성되는 불순물 영역과, 상기 절연막을 관통하여 상기 불순물 영역과 상기 하부 금속 전극막을 전기적으로 연결하는 컨택을 더 포함할 수 있다.The semiconductor device may further include an impurity region formed in the upper predetermined region of the semiconductor substrate, and a contact penetrating the insulating layer to electrically connect the impurity region and the lower metal electrode layer.

이 경우 상기 상부 금속 전극막에 전기적으로 연결되는 제1 금속 배선막 및 상기 하부 금속 전극막에 전기적으로 연결되는 제2 금속 배선막을 더 구비하되, 상 기 제2 금속 배선막은 상기 불순물 영역 및 상기 절연막을 관통하는 컨택들을 통하여 상기 하부 금속 전극막에 전기적으로 연결될 수도 있다.In this case, further comprising a first metal wiring film electrically connected to the upper metal electrode film and a second metal wiring film electrically connected to the lower metal electrode film, wherein the second metal wiring film includes the impurity region and the insulating film. It may be electrically connected to the lower metal electrode film through the through-contacts.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터의 제조 방법은,In order to achieve the above another technical problem, a method of manufacturing a metal-insulator-metal capacitor having a double damascene structure according to the present invention,

반도체 기판 위에 배치되는 절연막의 상부면에 적어도 하나의 이중 다마신 구조에 의한 제1 트랜치 및 제1 트랜치 내의 제2 트랜치를 형성하는 단계;Forming a first trench and a second trench in the first trench by at least one dual damascene structure on an upper surface of the insulating film disposed over the semiconductor substrate;

상기 제1 트랜치 및 제2 트랜치를 갖는 절연막 위에 하부 금속 전극막을 형성하는 단계;Forming a lower metal electrode film on the insulating film having the first trench and the second trench;

상기 하부 금속 전극막 위에 유전체막을 형성하는 단계; 및Forming a dielectric film on the lower metal electrode film; And

상기 유전체막 위에 상부 금속 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming an upper metal electrode film on the dielectric film.

상기 이중 다마신 구조에 의한 제1 트랜치 및 제2 트랜치를 형성하는 단계는, 상기 절연막 위에 상기 제1 트랜치가 형성될 부분의 절연막을 노출시키는 제1 마스크막 패턴을 형성하는 단계와, 상기 제1 마스크막 패턴을 식각마스크막으로 한 제1 식각공정으로 상기 절연막의 노출부분을 제거하여 상기 제1 트랜치를 형성하고 상기 제1 마스크막 패턴을 제거하는 단계와, 상기 제1 트랜치가 형성된 절연막 위에 상기 제2 트랜치가 형성될 부분의 절연막을 노출시키는 제2 마스크막 패턴을 형성하는 단계와, 그리고 상기 제2 마스크막 패턴을 식각마스크막으로 한 제2 식각공정으로 상기 절연막의 노출부분을 제거하여 상기 제2 트랜치를 형성하고 상기 제2 마스크막 패턴을 제거하는 단계를 포함할 수 있다.The forming of the first trench and the second trench by the dual damascene structure may include forming a first mask layer pattern on the insulating layer to expose the insulating layer of the portion where the first trench is to be formed. Removing the exposed portion of the insulating layer to form the first trench and removing the first mask layer pattern by a first etching process using a mask layer pattern as an etching mask layer; Forming a second mask layer pattern exposing the insulating layer of the portion where the second trench is to be formed; and removing the exposed portion of the insulating layer by a second etching process using the second mask layer pattern as an etching mask layer. Forming a second trench and removing the second mask layer pattern;

상기 이중 다마신 구조에 의한 제1 트랜치 및 제2 트랜치를 형성하는 단계는, 상기 절연막 위에 상기 제2 트랜치가 형성될 부분의 절연막을 노출시키는 제1 마스크막 패턴을 형성하는 단계와, 상기 제1 마스크막 패턴을 식각마스크막으로 한 제1 식각공정으로 상기 절연막의 노출부분을 제거하여 상기 제2 트랜치를 형성하고 상기 제1 마스크막 패턴을 제거하는 단계와, 상기 제2 트랜치 내부를 희생막으로 채우는 단계와, 상기 희생막으로 채워진 제2 트랜치가 형성된 절연막 위에 상기 제1 트랜치가 형성될 부분의 절연막 및 희생막을 노출시키는 제2 마스크막 패턴을 형성하는 단계와, 상기 제2 마스크막 패턴을 식각마스크막으로 한 제2 식각공정으로 상기 절연막 및 희생막의 노출부분을 일정 깊이만큼 제거하여 상기 제1 트랜치를 형성하고 상기 제2 마스크막 패턴을 제거하는 단계와, 그리고 상기 제2 트랜치 내에 남아있는 희생막을 제거하는 단계를 포함할 수도 있다.The forming of the first trench and the second trench by the dual damascene structure may include forming a first mask layer pattern on the insulating layer to expose the insulating layer of the portion where the second trench is to be formed. Removing the exposed portion of the insulating layer to form the second trench and removing the first mask layer pattern by a first etching process using the mask layer pattern as an etching mask layer; Forming a second mask layer pattern exposing the insulating layer and the sacrificial layer of the portion where the first trench is to be formed, and filling the second trench filled with the sacrificial layer, and etching the second mask layer pattern; In the second etching process using a mask layer, exposed portions of the insulating layer and the sacrificial layer are removed to a predetermined depth to form the first trench and the second mask. And removing the sacrificial layer remaining in the second trench.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 2는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터를 설명하기 위하여 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a metal-insulator-metal capacitor according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 금속-절연체-금속 커패시터는 적어도 하나 이상의 이중 다마신 구조로 이루어진다. 즉 실리콘 기판과 같은 반도체 기판(200) 위의 절연막(210) 상부에 이중 다마신 구조와 같은 제1 트랜치(211) 및 제2 트랜치 (212)가 배치된다. 제2 트랜치(212)는 제1 트랜치(211)의 바닥면에 배치된다. 이때 제2 트랜치(212)는, 금속 배선을 위한 이중 다마신 구조와 다르게, 제2 트랜치(212)가 절연막(210)을 관통하는 것이 아니라 금속-절연체-금속 커패시터가 만들어질 정도로 적당한 깊이까지만 형성된다. 상기 절연막(210)은 층간절연막일 수도 있고, 금속간절연막일 수도 있다. 절연막(210)이 금속간절연막인 경우, 절연막(210) 하부에는 다른 금속 배선막들이 배치될 수도 있다.Referring to Figure 2, the metal-insulator-metal capacitor according to the present invention consists of at least one double damascene structure. That is, the first trenches 211 and the second trenches 212, such as the dual damascene structure, are disposed on the insulating layer 210 on the semiconductor substrate 200 such as the silicon substrate. The second trench 212 is disposed on the bottom surface of the first trench 211. In this case, unlike the dual damascene structure for the metal wiring, the second trench 212 is not formed through the insulating film 210, but only to a suitable depth such that the metal-insulator-metal capacitor is made. do. The insulating film 210 may be an interlayer insulating film or an intermetallic insulating film. When the insulating film 210 is an intermetallic insulating film, other metal wiring films may be disposed under the insulating film 210.

제1 트랜치(211) 및 제2 트랜치(212)를 갖는 절연막(210) 위에는 금속-절연체-금속 커패시터를 구성하는 하부 금속 전극막(220), 유전체막(230) 및 상부 금속 전극막(240)이 순차적으로 배치된다. 상부 금속 전극막(240)은 제1 금속 배선막(241)에 전기적으로 연결되며, 하부 금속 전극막(220)은 제2 금속 배선막(251)에 전기적으로 연결된다.On the insulating film 210 having the first trenches 211 and the second trenches 212, the lower metal electrode film 220, the dielectric film 230, and the upper metal electrode film 240 constituting the metal-insulator-metal capacitor are formed. This is arranged sequentially. The upper metal electrode film 240 is electrically connected to the first metal wiring film 241, and the lower metal electrode film 220 is electrically connected to the second metal wiring film 251.

도 3은 본 발명의 다른 실시예에 따른 금속-절연체-금속 커패시터를 설명하기 위하여 나타내 보인 단면도이다. 도 3에서 도 2와 동일한 참조부호는 동일한 요소를 나타내므로 중복되는 설명은 생략하기로 한다.3 is a cross-sectional view illustrating a metal-insulator-metal capacitor according to another embodiment of the present invention. In FIG. 3, the same reference numerals as used in FIG. 2 denote the same elements, and thus redundant descriptions will be omitted.

도 3을 참조하면, 본 실시예에 따른 금속-절연체-금속 커패시터는 도 2를 참조하여 설명한 실시예에 따른 금속-절연체-금속 커패시터와 다른 배선 구조를 갖는다는 점에서 차이가 있다. 즉 본 실시예에 따른 금속-절연체-금속 커패시터도 상부 금속 전극막(240)에 전기적으로 연결되는 제1 금속 배선막(241)과, 하부 금속 전극막(220)에 전기적으로 연결되는 제2 금속 배선막(251)을 구비하지만, 제2 금속 배선막(251)은 하부 금속 전극막에 직접 연결되는 것이 아니라 반도체 기판(200)의 상부 일정 영역에 배치되는 불순물 영역(202)을 통해 연결된다. 이를 위하여 하부 금속 전극막(220)과 불순물 영역(202)을 연결시키는 제1 컨택(261)과, 불순물 영역(202)과 하부 금속 전극막(220)을 연결시키는 제2 컨택(262)이 절연막(210)을 관통하여 배치된다. 상기 불순물 영역은 통상의 소스/드레인 영역일 수도 있고, 경우에 따라서 위와 같은 배선 구조를 위한 별도의 불순물 영역일 수도 있다.Referring to FIG. 3, the metal-insulator-metal capacitor according to the present embodiment has a different wiring structure from the metal-insulator-metal capacitor according to the embodiment described with reference to FIG. 2. In other words, the metal-insulator-metal capacitor according to the present embodiment also has a first metal wiring film 241 electrically connected to the upper metal electrode film 240 and a second metal electrically connected to the lower metal electrode film 220. Although the interconnection film 251 is provided, the second metal interconnection film 251 is not directly connected to the lower metal electrode film but is connected through an impurity region 202 disposed in an upper predetermined region of the semiconductor substrate 200. To this end, the first contact 261 connecting the lower metal electrode film 220 and the impurity region 202 and the second contact 262 connecting the impurity region 202 and the lower metal electrode film 220 are insulating films. It is disposed through 210. The impurity region may be a normal source / drain region, or in some cases, may be a separate impurity region for the above wiring structure.

도 4는 도 2의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도이다.4 is a cross-sectional view illustrating the method of manufacturing the metal-insulator-metal capacitor of FIG. 2.

도 4를 참조하면, 반도체 기판(200) 위에 배치되는 절연막(210)의 상부면에 적어도 하나의 이중 다마신 구조에 의한 제1 트랜치(211) 및 제1 트랜치(211) 내의 제2 트랜치(212)를 형성한다.Referring to FIG. 4, a first trench 211 and a second trench 212 in the first trench 211 are formed by at least one double damascene structure on an upper surface of the insulating layer 210 disposed on the semiconductor substrate 200. ).

상기 이중 다마신 구조에 의한 제1 트랜치(211) 및 제2 트랜치(212)를 형성하는 하나의 방법으로서, 먼저 절연막(210) 위에 제1 트랜치(211)가 형성될 부분의 절연막(210)을 노출시키는 제1 마스크막 패턴(미도시)을 형성한다. 다음에 제1 마스크막 패턴을 식각마스크막으로 한 제1 식각공정으로 절연막(210)의 노출 부분을 제거하여 제1 트랜치(211)를 형성한다. 제1 트랜치(211)를 형성한 후에는 제1 마스크막 패턴을 제거한다. 다음에 제1 트랜치(211)가 형성된 절연막(210) 위에 제2 트랜치(212)가 형성될 부분의 절연막(210)을 노출시키는 제2 마스크막 패턴(미도시)을 형성한다. 다음에 제2 마스크막 패턴을 식각마스크막으로 한 제2 식각공정으로 절연막(210)의 노출 부분을 제거하여 제1 트랜치(211)의 바닥에 배치되는 제2 트랜치(212)를 형성한다. 제2 트랜치(212)를 형성한 후에는 제2 마스크막 패턴을 제거 한다.As a method of forming the first trenches 211 and the second trenches 212 by the double damascene structure, first, the insulating film 210 of the portion where the first trench 211 is to be formed is formed on the insulating film 210. A first mask film pattern (not shown) to be exposed is formed. Next, the first trench 211 is formed by removing the exposed portion of the insulating layer 210 by a first etching process using the first mask layer pattern as an etching mask layer. After the first trenches 211 are formed, the first mask layer pattern is removed. Next, a second mask layer pattern (not shown) is formed on the insulating layer 210 on which the first trenches 211 are formed to expose the insulating layer 210 of the portion where the second trenches 212 are to be formed. Next, a second trench 212 disposed on the bottom of the first trench 211 is formed by removing the exposed portion of the insulating layer 210 by a second etching process using the second mask layer pattern as an etching mask layer. After the second trenches 212 are formed, the second mask layer pattern is removed.

상기 이중 다마신 구조에 의한 제1 트랜치(211) 및 제2 트랜치(212)를 형성하는 다른 방법으로서, 먼저 절연막(210) 위에 제2 트랜치(212)가 형성될 부분의 절연막(210)을 노출시키는 제1 마스크막 패턴(미도시)을 형성한다. 여기서 제1 마스크막 패턴은 앞서 설명한 첫 번째 방법에서의 제1 마스크막 패턴과는 다르다. 즉 상기 제1 마스크막 패턴은 제2 트랜치(212)를 한정하는 개구부를 갖지만, 첫 번째 방법에서의 제1 마스크막 패턴은 제1 트랜치(211)를 한정하는 개구부를 갖는다. 다음에 제1 마스크막 패턴을 식각마스크막으로 한 제1 식각공정으로 절연막(210)의 노출부분을 제거하여 제2 트랜치(212)를 형성한다. 제2 트랜치(212)를 형성한 후에는 제1 마스크막 패턴을 제거한다. 다음에 제2 트랜치(212) 내부를 희생막으로 채운다. 그리고 희생막으로 채워진 제2 트랜치(212)가 형성된 절연막(210) 위에 제1 트랜치(211)가 형성될 부분의 절연막(210) 및 희생막을 노출시키는 제2 마스크막 패턴을 형성한다. 여기서도 제2 마스크막 패턴은 앞서 설명한 첫 번째 방법에서의 제2 마스크막 패턴과는 다르다. 다음에 제2 마스크막 패턴을 식각마스크막으로 한 제2 식각공정으로 절연막(210) 및 희생막의 노출 부분을 일정 깊이만큼 제거하여 제2 트랜치(212)를 노출시키는 제1 트랜치(211)를 형성한다. 제1 트랜치(211)를 형성한 후에는 제2 마스크막 패턴을 제거한다. 그리고 제2 트랜치(212) 내에 남아있는 희생막을 제거한다.As another method of forming the first trenches 211 and the second trenches 212 by the dual damascene structure, first, the insulating layer 210 of the portion where the second trenches 212 are to be formed is exposed on the insulating layer 210. A first mask film pattern (not shown) is formed. Here, the first mask film pattern is different from the first mask film pattern in the first method described above. That is, the first mask layer pattern has an opening defining the second trench 212, but the first mask layer pattern in the first method has an opening defining the first trench 211. Next, the second trench 212 is formed by removing the exposed portion of the insulating layer 210 by a first etching process using the first mask layer pattern as an etching mask layer. After the second trenches 212 are formed, the first mask layer pattern is removed. Next, the second trench 212 is filled with a sacrificial film. The second mask layer pattern exposing the insulating layer 210 and the sacrificial layer of the portion where the first trench 211 is to be formed is formed on the insulating layer 210 on which the second trenches 212 filled with the sacrificial layer are formed. Here again, the second mask film pattern is different from the second mask film pattern in the first method described above. Next, a first trench 211 is formed to expose the second trench 212 by removing a portion of the exposed portion of the insulating layer 210 and the sacrificial layer to a predetermined depth by a second etching process using the second mask layer pattern as an etching mask layer. do. After the first trenches 211 are formed, the second mask layer pattern is removed. The sacrificial layer remaining in the second trench 212 is removed.

이와 같이 이중 다마신 구조의 제1 트랜치(211) 및 제2 트랜치(212)를 형성한 후에는, 도 2에 도시된 바와 같이, 제1 트랜치(211) 및 제2 트랜치(212)를 갖는 절연막(210) 위에 하부 금속 전극막(220), 유전체막(230) 및 상부 금속 전극막(240)을 순차적으로 형성한다. 다음에 통상의 배선공정을 수행하여 제1 금속 배선막(241) 및 제2 금속 배선막(251)을 형성한다.After forming the first trenches 211 and the second trenches 212 having the dual damascene structure in this manner, as shown in FIG. 2, the insulating film having the first trenches 211 and the second trenches 212 are illustrated. The lower metal electrode film 220, the dielectric film 230, and the upper metal electrode film 240 are sequentially formed on the 210. Next, a normal wiring process is performed to form the first metal wiring film 241 and the second metal wiring film 251.

지금까지 설명한 바와 같이, 본 발명에 따른 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및 그 제조 방법에 의하면, 이중 다마신 구조를 가짐으로써, 동일한 크기의 종래의 금속-절연체-금속 커패시터에 비하여 상대적으로 높은 커패시턴스를 갖는 금속-절연체-금속 커패시터 및 그 제조 방법을 제공할 수 있다는 이점이 제공된다.As described so far, according to the metal-insulator-metal capacitor having a double damascene structure according to the present invention and a method of manufacturing the same, it has a double damascene structure, compared to a conventional metal-insulator-metal capacitor of the same size. An advantage is provided that a metal-insulator-metal capacitor having a relatively high capacitance and a method of manufacturing the same can be provided.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (7)

반도체 기판 위에서 상부면에 형성되며, 적어도 하나의 이중 다마신 구조에 의한 제1 트랜치 및 제1 트랜치 내의 제2 트랜치를 갖는 절연막;An insulating film formed on an upper surface of the semiconductor substrate, the insulating film having a first trench and a second trench in the first trench by at least one dual damascene structure; 상기 제1 트랜치 및 제2 트랜치를 갖는 절연막 위에 배치되는 하부 금속 전극막;A lower metal electrode film disposed on the insulating film having the first trench and the second trench; 상기 하부 금속 전극막 위에 배치되는 유전체막;A dielectric film disposed on the lower metal electrode film; 상기 유전체막 위에 배치되는 상부 금속 전극막;An upper metal electrode film disposed on the dielectric film; 상기 상부 금속 전극막에 전기적으로 연결되는 제1 금속 배선막 및 상기 하부 금속 전극막에 전기적으로 연결되는 제2 금속 배선막;A first metal interconnection film electrically connected to the upper metal electrode film and a second metal interconnection film electrically connected to the lower metal electrode film; 상기 반도체 기판의 상부 일정 영역에 형성되는 불순물 영역; 및An impurity region formed in an upper predetermined region of the semiconductor substrate; And 상기 절연막을 관통하여 상기 불순물 영역과 상기 하부 금속 전극막을 전기적으로 연결하는 컨택을 더 포함하는 것을 특징으로 하는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터.And a contact for electrically connecting the impurity region and the lower metal electrode film through the insulating film. 2. The metal-insulator-metal capacitor having a dual damascene structure. 삭제delete 삭제delete 제 1항에 있어서,The method of claim 1, 상기 상부 금속 전극막에 전기적으로 연결되는 제1 금속 배선막 및 상기 하부 금속 전극막에 전기적으로 연결되는 제2 금속 배선막을 더 구비하되, 상기 제2 금속 배선막은 상기 불순물 영역 및 상기 절연막을 관통하는 컨택들을 통하여 상기 하부 금속 전극막에 전기적으로 연결되는 것을 특징으로 하는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터.And a second metal wiring film electrically connected to the upper metal electrode film and a second metal wiring film electrically connected to the lower metal electrode film, wherein the second metal wiring film penetrates the impurity region and the insulating film. A metal-insulator-metal capacitor having a dual damascene structure, which is electrically connected to the lower metal electrode film through contacts. 반도체 기판 한쪽에 불순물 영역을 형성하는 단계;Forming an impurity region on one side of the semiconductor substrate; 상기 반도체 기판 위에 배치되는 절연막을 관통하여 상기 불순물 영역에 연결되도록 제1 컨택과 제2 컨택을 형성하는 단계;Forming a first contact and a second contact through the insulating layer disposed on the semiconductor substrate to be connected to the impurity region; 상기 절연막의 상부면과 상기 제1 컨택의 상부에 적어도 하나의 이중 다마신 구조에 의한 제1 트랜치 및 제1 트랜치 내의 제2 트랜치를 형성하는 단계;Forming a first trench and a second trench in the first trench by at least one dual damascene structure on an upper surface of the insulating layer and on the first contact; 상기 제1 트랜치 및 제2 트랜치를 갖는 절연막 위에 하부 금속 전극막을 형성하는 단계;Forming a lower metal electrode film on the insulating film having the first trench and the second trench; 상기 하부 금속 전극막 위에 유전체막을 형성하는 단계;Forming a dielectric film on the lower metal electrode film; 상기 유전체막 위에 상부 금속 전극막을 형성하는 단계;Forming an upper metal electrode film on the dielectric film; 상기 상부 금속 전극막의 상부에 제1 금속 배선막을 형성하는 단계; 및Forming a first metal wiring film on the upper metal electrode film; And 상기 제2 컨택의 상부에 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터의 제조 방법.And forming a second metal interconnection layer on the second contact. 2. The method of claim 1, further comprising forming a second metal interconnection layer on the second contact. 제 5항에 있어서,The method of claim 5, 상기 이중 다마신 구조에 의한 제1 트랜치 및 제2 트랜치를 형성하는 단계는 제1 트랜치를 형성한 후 제2 트랜치를 형성하는 것을 특징으로 하는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터의 제조 방법.The forming of the first trench and the second trench by the dual damascene structure may include forming the first trench and then forming the second trench, wherein the metal-insulator-metal capacitor has a dual damascene structure. Way. 제 5항에 있어서,The method of claim 5, 상기 이중 다마신 구조에 의한 제1 트랜치 및 제2 트랜치를 형성하는 단계는 제2 트랜치를 형성한 후 제1 트랜치를 형성하는 것을 특징으로 하는 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터의 제조 방법.The forming of the first trench and the second trench by the dual damascene structure may include forming the first trench after forming the second trench, and manufacturing the metal-insulator-metal capacitor having the dual damascene structure. Way.
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