KR20050069480A - Method for fabricating mim capacitor - Google Patents
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Abstract
본 발명은 이중 스택 구조로 된 MIM 캐패시터를 형성하되 마스크의 수를 줄여 제조 원가를 절감시킬 수 있는 반도체 제조방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method capable of forming a MIM capacitor having a double stack structure but reducing manufacturing costs by reducing the number of masks.
본 발명의 엠아이엠 캐패시터 형성 방법은 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계; 사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계; 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계; 상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고 사진 및 식각 공정을 통하여 제1도전층 및 제1절연막을 패터닝하는 단계; 및 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.In the method of forming the IC capacitor of the present invention, a first insulating film, a first conductive layer, a first dielectric film, a second conductive layer, a second dielectric film, a third conductive layer, and a second insulating film are formed on a substrate on which a predetermined element is formed. step; Patterning the second insulating layer, the third conductive layer, and the second dielectric layer by a photolithography and an etching process; Forming a third insulating layer on the substrate and isotropically etching to form a third insulating layer spacer on sidewalls of the third conductive layer; Etching the second conductive layer using the third insulating layer spacer as a mask and patterning the first conductive layer and the first insulating layer through a photolithography and an etching process; Stacking a fourth insulating layer on the substrate, and then planarizing, forming a via hole through a photo and etching process, forming a fourth conductive layer, filling the via hole through a planarization process, and depositing a fifth conductor. Technical features include the step of forming a wiring process by patterning.
따라서, 본 발명의 엠아이엠 캐패시터 형성 방법은 반도체 집적도를 증가됨에 따라 요구되어지는 고용량의 MIM 캐패시터를 구현하기 위한 이중 스택 구조를 갖는 반도체 제조 공정에 있어서, 3회의 사진 공정이 필요하나 본 발명에 의해 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써, 비용 절감효과를 가져올 뿐만 아니라, 공정 회수 감소에 의한 수율 향상을 기대 할 수 있는 MIM 캐패시터 를 구비하는 반도체 장치의 제조방법을 제공하는 효과가 있다.Accordingly, the method for forming MIM capacitors of the present invention requires three photographic processes in a semiconductor manufacturing process having a double stack structure for implementing a high capacity MIM capacitor, which is required as the semiconductor density is increased. By realizing a double stack structure by only two photographic processes, there is an effect of providing a manufacturing method of a semiconductor device having a MIM capacitor which can not only reduce costs but also improve yield by reducing process times.
Description
본 발명은 엠아이엠 캐패시터 형성 방법에 관한 것으로, 보다 자세하게는 2회의 사진 공정만으로 이중 스택 구조를 갖는 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method for forming a capacitor, and more particularly, to a method of manufacturing a capacitor having a double stack structure in only two photographic processes.
낮은 VCC(Voltage Coefficient for Capacitor) 및 TCC(Temperature Coefficient for Capacitor) 실현이라는 관점에서 PIP(poly-insulator-poly, 이하 PIP) 구조로 형성되는 PIP 캐패시터 보다는 MIM(Metal-insulator-metal, 이하 MIM) 구조로 형성되는 MIM 캐패시터 구조를 많이 사용하고 있다. 그러나 이 구조는 전기적 특성은 유리하나 단위 면적당 캐패시턴스가 낮아 실제 응용시에는 많은 면적을 차지한다는 단점이 있다.Metal-insulator-metal (MIM) structure rather than PIP capacitors formed of poly-insulator-poly (PIP) structure in terms of low VCC (Temperature Coefficient for Capacitor) and TCC (Temperature Coefficient for Capacitor) Many MIM capacitor structures are formed. However, this structure is advantageous in terms of electrical characteristics, but has a disadvantage in that it occupies a large area in actual application due to low capacitance per unit area.
일부 연구단체나 학술지에는 이를 극복하기 위해 이중 스택 구조를 갖는 MIM 캐패시터 제조방법을 제시하고 있으며 이미 생산에도 적용하고 있는 곳도 있다. 이러한 이중 스택 구조의 MIM 캐패시터는 기존의 평면면적은 그대로 사용하면서 유효 캐패시터 면적을 증가 시키는 제조 방법이므로 차세대 MIM 캐패시터 구조로써 대두되고 있다.Some research groups and journals have suggested a method of manufacturing a MIM capacitor with a double stack structure to overcome this problem, and some have already applied it to production. This dual stack structure MIM capacitor is a manufacturing method that increases the effective capacitor area while using the existing planar area as it is emerging as the next generation MIM capacitor structure.
도 1a 내지 도 1e는 종래기술에 캐패시터 형성 방법의 공정 단면도이다.1A to 1E are cross-sectional views of a method of forming a capacitor in the prior art.
먼저, 도 1a는 반도체 기판상에 도전층 및 절연막들이 적층된 구조물을 나타낸다. 도에서 보는 바와 같이 통상적인 방법으로 반도체 소자의 FEOL 공정이 완료된 반도체 기판상에 하부 소자와의 절연을 위한 제1절연막(1)의 적층 및 평탄화 공정을 완료 한 후, 상기 결과물에 제1도전층(2), 제1유전막 (3), 제2도전층(4), 제2유전막(5), 제3도전층(6)을 각각 차례로 적층한다.First, FIG. 1A illustrates a structure in which a conductive layer and insulating layers are stacked on a semiconductor substrate. As shown in the figure, after completion of the lamination and planarization of the first insulating film 1 for insulation of the lower device on the semiconductor substrate on which the FEOL process of the semiconductor device is completed by a conventional method, the first conductive layer is formed on the resultant. (2), the first dielectric film 3, the second conductive layer 4, the second dielectric film 5, and the third conductive layer 6 are laminated in this order.
다음, 도 1b는 제3도전층 및 제2유전막의 패터닝 공정을 나타낸다. 도에서 보는 바와 같이 사진 공정을 통하여 MIM 캐패시터의 상부 전극을 형성하기 위한 포토레지스트 패턴(7)을 형성한 후, 식각 공정을 이용하여 제3도전층(6) 및 제2유전막(5)을 패터닝한다.Next, FIG. 1B illustrates a patterning process of the third conductive layer and the second dielectric film. As shown in the figure, after forming the photoresist pattern 7 for forming the upper electrode of the MIM capacitor through a photo process, the third conductive layer 6 and the second dielectric film 5 are patterned by an etching process. do.
다음, 도 1c는 캐패시터 의 중간 전극층을 형성한 것을 나타낸다. 도에서 보는 바와 같이 상기 기판상에 제2의 포토레지스트를 적층한 후, 사진 공정을 통하여 MIM 캐패시터의 중간 전극을 형성하기 위한 제2의 포토레지스트 패턴(8)을 형성한 후 식각 공정을 이용하여, 제2도전층(4) 및 제1유전막(3)을 패터닝한다.Next, FIG. 1C shows that the intermediate electrode layer of the capacitor is formed. As shown in the figure, after laminating a second photoresist on the substrate, a second photoresist pattern 8 for forming an intermediate electrode of the MIM capacitor is formed through a photolithography process, followed by an etching process The second conductive layer 4 and the first dielectric film 3 are patterned.
다음, 도 1d는 캐패시터의 하부 전극을 패터닝한 것을 나타낸다. 도에서 보는 바와 같이 상기 기판상에 제3의 포토레지스트를 적층한 후, 사진 공정을 이용하여 MIM 캐패시터의 하부 전극을 형성하기 위한 제3의 포토레지스트 패턴(9)을 형성한 후 식각 공정을 이용하여, 제1도전층(2)을 패터닝한다.Next, FIG. 1D shows the patterning of the lower electrode of the capacitor. As shown in the figure, after stacking a third photoresist on the substrate, a third photoresist pattern 9 for forming a lower electrode of the MIM capacitor is formed by using a photolithography process, followed by an etching process. Thus, the first conductive layer 2 is patterned.
다음, 도 1e는 캐패시터 상, 중, 하부 전극의 배선공정을 완료한 것을 나타낸다. 도에서 보는 바와 같이 상기 기판상에 배선 층간 제2 절연막(10)을 적층하고 평탄화한 후 사진 식각 공정을 통하여 상, 하부 전극의 비아홀(11)을 형성 한 후, 후속 배선(12) 공정을 완료한다.Next, FIG. 1E shows the completion of the wiring process of the upper, middle, and lower electrodes of the capacitor. As shown in the drawing, after the second insulating film 10 between the wiring layers is stacked and planarized, the via holes 11 of the upper and lower electrodes are formed through a photolithography process, and then the subsequent wiring 12 processes are completed. do.
이상의 예에서 종래 기술에 대해 설명 하였는데, 상기와 같은 방법으로 제조된 MIM 캐패시터의 경우, 종래의 단일 스택 구조에 비해 2배의 캐패시턴스를 얻을 수 있다. 그러나 도면을 통해서 살펴 보았듯 이중 스택 구조의 MIM 캐패시터를 구현하기 위해서는, 일반 로직 공정에서 사용하는 배선 공정을 빼더라도 2회 이상의 사진 공정이 필요하게 되어 생산 원가가 증가하게 된다는 단점이 있다.In the above example, the prior art has been described. In the case of the MIM capacitor manufactured by the above method, twice as much capacitance as the conventional single stack structure can be obtained. However, as shown in the drawings, in order to implement the MIM capacitor having a double stack structure, the production cost increases because two or more photographic processes are required even if the wiring process used in the general logic process is omitted.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써 되도록 하는 비용 절감효과를 가져올 뿐만 아니라, 공정 회수 감소에 의한 수율 향상을 기대 할 수 있는 MIM 캐패시터 를 구비하는 반도체 장치의 제조방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by realizing a double stack structure by only two photo processes, bringing a cost saving effect to realize a double stack structure by only two photo processes, An object of the present invention is to provide a method for manufacturing a semiconductor device having a MIM capacitor which can be expected to improve the yield by reducing the number of processes.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계; 사진 및 식각 공정으로 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계; 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계; 상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고 사진 및 식각 공정을 통하여 제1도전층 및 제1절연막을 패터닝하는 단계; 및 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계를 포함하여 이루어진 엠아이엠 캐패시터 형성 방법에 의해 달성된다.The object of the present invention is to form a first insulating film, a first conductive layer, a first dielectric film, a second conductive layer, a second dielectric film, a third conductive layer and a second insulating film on a substrate on which a predetermined element is formed; Patterning the second insulating layer, the third conductive layer, and the second dielectric layer by a photolithography and an etching process; Forming a third insulating layer on the substrate and isotropically etching to form a third insulating layer spacer on sidewalls of the third conductive layer; Etching the second conductive layer using the third insulating layer spacer as a mask and patterning the first conductive layer and the first insulating layer through a photolithography and an etching process; Stacking a fourth insulating layer on the substrate, and then planarizing, forming a via hole through a photo and etching process, forming a fourth conductive layer, filling the via hole through a planarization process, and depositing a fifth conductor. It is achieved by an M capacitor forming method comprising the step of forming a wiring process by patterning.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2e는 본 발명에 의한캐패시터 형성 방법의 공정 단면도이다.2A to 2E are cross-sectional views of a capacitor forming method according to the present invention.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1절연막, 제1도전층, 제1유전막, 제2도전층, 제2유전막, 제3도전층 및 제2절연막을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판상에 하부 소자와의 절연을 위한 제1절연막(21)의 적층 및 평탄화 공정을 완료 한 후, 상기 결과물에 제1도전층(22), 제1유전막(23), 제2도전층(24), 제2유전막(25), 제3도전층(26) 및 제2절연막(27)을 순차적으로 형성한다. 상기 제1도전층은 Ti/TiN/Al-Cu/Ti/TiN의 복합물을 사용하며 일반적인 로직 공정에서의 n번째 배선으로 사용한다, 상기 제1유전막 및 제2유전막은 SiO2, SiON 또는 SiN 등을 사용하며, 특히 누설전류를 줄이기 위해 SiN/SiON 복합층을 많이 사용하며, 상기 유전막의 두께는 500 내지 1000Å이 적당하다. 상기 제2절연막은 SiN을 사용할 수도 있으나 후속 공정의 식각 선택비를 고려, SiH4-산화막 또는 TEOS 산화막이 바람직하며 2000Å이상의 두께를 사용한다.First, FIG. 2A illustrates forming a first insulating layer, a first conductive layer, a first dielectric layer, a second conductive layer, a second dielectric layer, a third conductive layer, and a second insulating layer on a substrate on which a predetermined element is formed. As shown in FIG. 1, after the lamination and planarization of the first insulating layer 21 for insulating the lower element on the substrate on which the predetermined element is formed, the first conductive layer 22 and the first dielectric layer are formed on the resultant. (23), the second conductive layer 24, the second dielectric film 25, the third conductive layer 26, and the second insulating film 27 are sequentially formed. The first conductive layer uses a composite of Ti / TiN / Al-Cu / Ti / TiN and is used as the nth wiring in a general logic process. The first dielectric layer and the second dielectric layer may be formed of SiO 2 , SiON, or SiN. In particular, in order to reduce leakage current, many SiN / SiON composite layers are used, and the thickness of the dielectric film is suitably 500 to 1000 Å. SiN may be used as the second insulating layer, but in consideration of the etching selectivity of the subsequent process, a SiH 4 -oxide film or a TEOS oxide film is preferable, and a thickness of 2000 GPa or more is used.
다음, 도 2b는 사진 및 식각 공정으로 상기 제2절연막, 제3도전층 및 제2유전막을 패터닝하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 포토레지스트를 적층하고 패터닝한 포토레지스트 패턴(28)을 이용하여 제2절연막(27) 및 캐패시터의 상부 전극층과 제2유전막(25)을 식각한다.Next, FIG. 2B is a step of patterning the second insulating layer, the third conductive layer, and the second dielectric layer by photolithography and etching processes. As shown in the figure, the second insulating layer 27 and the upper electrode layer and the second dielectric layer 25 of the capacitor are etched using the photoresist pattern 28 obtained by stacking and patterning a photoresist on the substrate.
다음, 도 2c는 상기 기판상에 제3절연막을 형성하고, 등방성 식각하여 제3도전층 측벽에 제3절연막 스페이서를 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제3절연막을 적층한 후 등방성 식각을 이용하여 상부 전극 측벽에 제3절연막의 스페이서(29)를 형성한다. 제3절연막 스페이서를 마스크로 사용하여 중간 도전층인 제2도전층(24)를 식각한다. 이때 제1유전막(23)은 동시 식각할 수 있으나 본 실시예에서는 식각하지 않는 것으로 도시하였다.Next, FIG. 2C illustrates a step of forming a third insulating layer on the sidewall of the third conductive layer by isotropic etching and forming a third insulating layer on the substrate. As shown in FIG. 3, after the third insulating layer is stacked on the substrate, the spacer 29 of the third insulating layer is formed on the sidewall of the upper electrode by using isotropic etching. The second conductive layer 24 serving as the intermediate conductive layer is etched using the third insulating film spacer as a mask. In this case, the first dielectric layer 23 may be simultaneously etched, but not illustrated in the present embodiment.
다음, 도 2d는 상기 제3절연막 스페이서를 마스크로 하여 제2도전층을 식각하고 사진 및 식각 공정을 통하여 제1도전층 및 제1절연막을 패터닝하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 포토레지스트를 적층한 후, 사진공정을 이용하여 MIM 캐패시터의 하부 전극을 형성하기 위한 제2의 레지스트 패턴(30)을 형성한 후 식각 공정을 이용하여, 제1유전막(23) 및 제1도전층(22)을 패터닝한다.Next, FIG. 2D is a step of etching the second conductive layer using the third insulating layer spacer as a mask and patterning the first conductive layer and the first insulating layer through photolithography and etching processes. As shown in the figure, after the photoresist is deposited on the substrate, a second resist pattern 30 for forming the lower electrode of the MIM capacitor is formed by using a photo process, and then the first process is performed by using an etching process. The dielectric film 23 and the first conductive layer 22 are patterned.
다음, 도 2e는 상기 기판상에 제4절연막을 적층한 후 평탄화하고 사진 및 식각 공정을 통하여 비아 홀을 형성한 후 제4도전층을 형성하고 평탄화 공정을 통하여 비아 홀을 매립한 후 제5도전체를 증착하고 패터닝하여 배선 공정을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 제4절연막(31)을 적층하고 평탄화한 후 사진 식각 공정을 통하여 상, 하부 전극의 비아홀을 형성하고 제4도전층으로 비아 홀을 매립(32)하고, 제5도전체를 형성한 후 패터닝하여 금속 배선(33)을 형성한다.Next, FIG. 2E illustrates a planarization process after stacking a fourth insulating layer on the substrate, forming a via hole through a photolithography and etching process, forming a fourth conductive layer, and filling the via hole through a planarization process. A process of depositing and patterning sieves to form a wiring process. As shown in the figure, after stacking and planarizing the fourth insulating layer 31 on the substrate, a via hole of the upper and lower electrodes is formed through a photolithography process, and the via hole is filled in the fourth conductive layer 32. After forming the five conductors, the metal wiring 33 is formed by patterning.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 엠아이엠 캐패시터 형성 방법은 종래의 3회의 사진 공정 대신 2회의 사진 공정만으로 이중 스택 구조를 실현함으로써, 비용 절감효과를 가져올 뿐만 아니라, 공정 회수 감소에 의한 수율 향상을 기대 할 수 있는 MIM 캐패시터 를 구비하는 반도체 장치의 제조방법을 제공하는 효과가 있다.Therefore, the M capacitor formation method of the present invention realizes a double stack structure by only two photo processes instead of three conventional photo processes, thereby bringing cost savings and improving yields by reducing process times. There is an effect of providing a method of manufacturing a semiconductor device having a MIM capacitor.
도 1a 내지 도 1e는 종래기술에 의한 캐패시터 형성 방법의 공정 단면도.1A to 1E are cross-sectional views of a capacitor forming method according to the prior art.
도 2a 내지 도 2e는 본 발명에 의한 캐패시터 형성 방법의 공정 단면도.2A to 2E are cross-sectional views of a capacitor forming method according to the present invention.
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- 2003-12-31 KR KR1020030101622A patent/KR100634000B1/en not_active IP Right Cessation
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| E902 | Notification of reason for refusal | ||
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Payment date: 20110920 Year of fee payment: 6 |
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