KR20050069129A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적을 가지면서 제조공정이 종래의 플로팅 게이트 소자를 사용하는 NOR 플래시 셀보다 훨씬 간단하여 제조 단가를 효과적으로 감소시킬 수 있는 적층 산화막 노어 플래시 셀을 구현할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 터널 산화막, 플로팅 게이트용 폴리 실리콘, 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막, 제1플로팅 게이트를 열 방향으로 패터닝하는 단계; 상기 제1플로팅 게이트의 측벽에 제1사이드월 스페이서를 형성시키는 단계; 상기 기판에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역에 제1실리사이드를 형성하는 단계; 상기 기판에 절연막을 형성하고 평탄화하여 상기 제1플로팅 게이트 사이를 갭필하는 단계; 상기 기판에 ONO층을 형성하는 단계; 상기 기판에 폴리 실리콘을 증착하고 패터닝하여 콘트롤 게이트를 형성하는 단계; 상기 제1플로팅 게이트, 제2플로팅 게이트 및 콘트롤 게이트의 측벽에 제2사이드월 스페이서를 형성하는 단계 및 상기 콘트롤 게이트에 선택적으로 제2실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조 방법은 소자 분리막 공정을 따로 진행하지 않고 P웰과 공통 소오스/드레인, 적층 게이트에 의해 자체적으로 분리막이 형성되도록 하여 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 본 발명의 경우 비트 콘택이 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 공통 소오스/드레인으로 사용되는 영역에 선택적으로 실리사이드를 형성시킴으로써 공통 소오스/드레인 저항을 효과적으로 감소시킬 수 있어 하나의 비트 라인에 연결할 수 있는 워드 라인수를 더욱 늘릴 수 있어 밀도를 더욱 증가시킬 수 있는 효과가 있다
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS(Self-Aligned Source) 공정이나 SA-STI(Self-Aligned STI) 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 제조공정이 종래의 플로팅 게이트 소자를 사용하는 NOR 플래시 셀보다 훨씬 간단하여 제조 단가를 효과적으로 감소시킬 수 있는 적층 산화막 노어 플래시 셀을 구현할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
현재의 NOR 플래시 메모리 제조 공정경우 NOR 플래시 유니트 셀 면적을 최소로 만들기 위해 SAS 공정이나 SA-STI 공정을 주로 사용한다. 또한 SAS 공정이나 SA-STI 공정 또는 이 두가지 공정을 모두다 사용하는 경우에도 비트 콘택을 형성시켜야 하기 때문에 데이터 플래시 메모리에 주로 사용하는 NAND 플래시 셀의 최소 면적(4F2)만큼 줄일 수 없다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 제조공정이 종래의 플로팅 게이트 소자를 사용하는 NOR 플래시 셀보다 훨씬 간단하여 제조 단가를 효과적으로 감소시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 터널 산화막, 플로팅 게이트용 폴리 실리콘, 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막, 제1플로팅 게이트를 열 방향으로 패터닝하는 단계; 상기 제1플로팅 게이트의 측벽에 제1사이드월 스페이서를 형성시키는 단계; 상기 기판에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역에 제1실리사이드를 형성하는 단계; 상기 기판에 절연막을 형성하고 평탄화하여 상기 제1플로팅 게이트 사이를 갭필하는 단계; 상기 기판에 ONO층을 형성하는 단계; 상기 기판에 폴리 실리콘을 증착하고 패터닝하여 콘트롤 게이트를 형성하는 단계; 상기 제1플로팅 게이트, 제2플로팅 게이트 및 콘트롤 게이트의 측벽에 제2사이드월 스페이서를 형성하는 단계 및 상기 콘트롤 게이트에 선택적으로 제2실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 종래의 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적과 본 발명의 제조 공정으로 구현하는 비트 콘택이 없는 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면이다.
a는 SAS 공정과 SA-STI 공정을 모두 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 10.5F2만큼의 면적을 차지한다.
b는 SAS 공정은 사용하고 SA-STI 공정은 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 9F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정을 사용함으로써 2a에 비해 대략 15% 정도의 셀 면적을 줄일 수 있다.
c는 SAS 공정과 SA-STI 공정을 모두 사용하는 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 6F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정과 SA-STI 공정 모두를 사용함으로써 2a에 비해 대략 43% 정도의 셀 면적을 줄일 수 있으며 2b에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.
d는 본 발명에 의한 비트 콘택이 없는 적층 산화막 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 4F2만큼의 면적을 차지하게 된다. 이는 종래의 SA-STI 공정을 사용하는 난드 플래시 유니트 셀의 면적과 동일하며 3a에 비해 대략 62% 정도의 셀 면적을 줄일 수 있으며 3b에 비해 대략 55% 정도의 셀 면적을 줄일 수 있고 3c에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.
도 3a와 도 3b는 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃과 셀 어레이를 회로로 나타낸 도면이다. 도 4a의 A-A', B-B', C-C' 방향의 단면도를 이하 도 4에서 공정순서에 따라 설명한다.
도 4a 내지 도 4e는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, P형 반도체 기판(501)의 전면에 이온 주입 공정으로 딥 N웰(502)과 P웰(503)을 각각 형성시킨다. 이때 P웰을 형성시 문턱 전압 조정과 Punch-Through 방지를 위한 이온 주입을 함께 실시한다. 이어 상기 기판의 상부에 터널 산화막(504)을 50Å~150Å 범위에서 성장시키고 상기 터널 산화막의 상부에 제1플로팅 게이트(505)와 버퍼 산화막(506)을 차례로 증착시킨다. 상기 제1플로팅 게이트는 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 제1플로팅 게이트의 증착두께는 500 내지 3000Å 범위에서 증착하는 것이 바람직하다. 상기 버퍼 산화막은 100 내지 1000Å 범위에서 증착하는 것이 바람직하다.
다음, 도 4b에 도시된 바와 같이, B-B' 방향으로 상기 버퍼 산화막, 제1플로팅 게이트를 패터닝한다.
다음, 도 4c에 도시된 바와 같이, 패터닝된 제1플로팅 게이트를 마스크로 하여 이온주입 공정을 통해 오픈된 영역의 실리콘 기판에 LDD영역(507)을 형성시킨다. 다음 웨이퍼 전면에 산화막을 증착한 후 블랭킷 식각(Blanket Etching)을 통해 제1플로팅 게이트 측벽에 사이드월 스페이서(509)를 형성시킨다. 상기 사이드월 스페이서를 형성한 후 다시 이온 주입 공정을 실시하여 오픈된 영역의 실리콘 기판에 소오스/드레인 영역(508)을 형성한다. 다음 실리사이드 공정을 실시하여 오픈된 실리콘 기판의 공통 소오스/드레인 영역만 선택적으로 실리사이드(510)를 형성시킨다. 여기서 LDD영역을 형성시키지 않고 사이드월 스페이서 형성 전에 소오스/드레인 영역을 형성시킬 수도 있다. 사이드월 스페이서의 폭이 LDD 폭을 좌우하며 사이드월 스페이서 폭이 너무 넓으면 공통 소오스/드레인에 형성되는 실리사이드 폭이 줄어들어 공통 소오스/드레인 저항이 증가될 수도 있으므로 사이드월 스페이서 폭을 신중하게 결정해야 한다. 상기 사이드월 스페이서는 100 내지 1000Å 범위로 형성시키는 것이 바람직한다.
다음, 도 4d에 도시된 바와 같이, APCVD(Atmospheric Pressure Chemical Vapour Deposition) 공정이나 HDP-CVD(High Density Plasma Chemical Vapour Deposition) 공정을 사용하여 제1플로팅 게이트 사이에 공극을 채우며 에치백(Etch Back) 공정을 통해 갭필(Gap Fill)한 산화막(511)을 평탄화시키면서 제1플로팅 게이트 표면까지 리세스시킨다. 이때 에치백 공정대신 CMP(Chemical Mechanical Polishing) 공정을 사용할 수 있다.
다음, 도 4e에 도시된 바와 같이, 기판 전면에 폴리실리콘을 증착하고 패턴닝/식각공정을 통해 제2플로팅 게이트(512)를 형성한다. 상기 제2플로팅 게이트 형성을 위해 증착하는 폴리 실리콘은 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 제2플로팅 게이트의 증착두께는 500Å~3000Å 범위에서 증착하는 것이 바람직하다. 상기 제2플로팅 게이트는 커플링 비(Coupling Ratio)를 증가시키기 위한 것으로 커플링 비를 증가시킬 필요가 없을 경우 제2플로팅 게이트 형성 공정을 생략할 수 있다. 상기와 같이 제2플로팅 게이트를 형성한 후 기판의 전면에 ONO층(513)을 증착한다.
다음, 도 4f에 도시된 바와 같이, 기판의 전면에 폴리 실리콘을 증착하고 패턴닝/식각공정을 통해 콘트롤 게이트(514)를 형성시킨다. 상기 콘트롤 게이트 형성을 위해 증착하는 폴리 실리콘은 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도핑 시킬 수도 있다. 상기 콘트롤 게이트의 증착두께는 1000Å~4000Å 범위에서 증착하는 것이 바람직하다.
다음, 도 4g에 도시된 바와 같이, 적층된 게이트의 측벽에 사이드월 스페이서(515)를 형성한 후 실리사이드 공정을 통해 콘트롤 게이트(워드 라인)에 선택적으로 실리사이드(516)를 형성한다. 이후 공정은 종래의 모스 트랜지스터 제조 공정과 동일한 공정을 사용하여 본 발명의 비트 콘택이 없는 노어 플래시 셀을 구현하게 된다.
상기와 같이 소자 분리막 공정을 따로 진행하지 않고 P웰과 공통 소오스/드레인, 적층 게이트에 의해 자체적으로 분리막이 형성되도록 하여 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 본 발명의 경우 비트 콘택이 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 공통 소오스/드레인으로 사용되는 영역에 선택적으로 실리사이드를 형성시킴으로써 공통 소오스/드레인 저항을 효과적으로 감소시킬 수 있어 하나의 비트 라인에 연결할 수 있는 워드 라인수를 더욱 늘릴 수 있어 밀도를 더욱 증가시킬 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조 방법은 소자 분리막 공정을 따로 진행하지 않고 P웰과 공통 소오스/드레인, 적층 게이트에 의해 자체적으로 분리막이 형성되도록 하여 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있다. 뿐만 아니라 본 발명의 경우 비트 콘택이 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 공통 소오스/드레인으로 사용되는 영역에 선택적으로 실리사이드를 형성시킴으로써 공통 소오스/드레인 저항을 효과적으로 감소시킬 수 있어 하나의 비트 라인에 연결할 수 있는 워드 라인수를 더욱 늘릴 수 있어 밀도를 더욱 증가시킬 수 있다. 따라서 본 발명의 제조 공정을 사용할 경우 면적을 최소화 시키는 난드 플래시의 장점과 동작속도가 빠른 노어 플래시의 장점을 동시에 가지는 노어 플래시 셀을 제조할 수 있다.
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2는 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면.
도 3a와 도 3b는 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃과 셀 어레이를 회로로 나타낸 도면.
도 4a 내지 도 4g는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도.
Claims (10)
- 비휘발성 메모리 소자의 제조방법에 있어서,반도체 기판의 전면에 터널 산화막, 플로팅 게이트용 폴리 실리콘, 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막, 제1플로팅 게이트를 열 방향으로 패터닝하는 단계;상기 제1플로팅 게이트의 측벽에 제1사이드월 스페이서를 형성시키는 단계;상기 기판에 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역에 제1실리사이드를 형성하는 단계;상기 기판에 절연막을 형성하고 평탄화하여 상기 제1플로팅 게이트 사이를 갭필하는 단계;상기 기판에 ONO층을 형성하는 단계;상기 기판에 폴리 실리콘을 증착하고 패터닝하여 콘트롤 게이트를 형성하는 단계;상기 제1플로팅 게이트 및 콘트롤 게이트의 측벽에 제2사이드월 스페이서를 형성하는 단계; 및상기 콘트롤 게이트에 선택적으로 제2실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 터널 산화막은 50 내지 150Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제1플로팅 게이트는 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 버퍼 산화막은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 소오스/드레인 영역에 형성되는 실리사이드는 공통 소오스/드레인 영역에만 선택적으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제1사이드월 스페이서를 형성하기 전에 기판에 LDD영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제1사이드월 스페이서는 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 ONO층을 형성하기 전에 상기 기판에 폴리 실리콘을 증착하고 패터닝하여 제2플로팅 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 8항에 있어서,상기 제2플로팅 게이트는 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 콘트롤 게이트는 1000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020030101068A KR100602937B1 (ko) | 2003-12-31 | 2003-12-31 | 비휘발성 메모리 소자의 제조 방법 |
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| KR1020030101068A KR100602937B1 (ko) | 2003-12-31 | 2003-12-31 | 비휘발성 메모리 소자의 제조 방법 |
Publications (2)
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799721B1 (ko) * | 2006-11-30 | 2008-02-01 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법. |
-
2003
- 2003-12-31 KR KR1020030101068A patent/KR100602937B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799721B1 (ko) * | 2006-11-30 | 2008-02-01 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법. |
Also Published As
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