KR20050068566A - 아이피투 교정회로 - Google Patents

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KR20050068566A KR1020030100134A KR20030100134A KR20050068566A KR 20050068566 A KR20050068566 A KR 20050068566A KR 1020030100134 A KR1020030100134 A KR 1020030100134A KR 20030100134 A KR20030100134 A KR 20030100134A KR 20050068566 A KR20050068566 A KR 20050068566A
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Abstract

직접 변환 수신용 믹서의 2차 혼변조(intermodulation, 이하 IM이라 함)를 제어하기 위한 IP2 교정회로가 개시된다. 직접 변환 수신용 믹서에서는 3차 혼변조항 보다 2차 혼변조항이 더 중요한 요소가 되는데, 2차 혼변조항에 의한 신호의 왜곡을 평가하는 지표가 IP2(Second Intercept Point)이다. 믹서를 포함하는 통신 시스템의 선형성은 반송파로부터 기저대역의 신호를 얻기 위해 중요한 요소가 되는데, 이러한 선형성이 확보되기 위해서는 IM2(Second Intermodulation)의 영향이 최소화 되어야 한다. 따라서, IP2는 최대화되어야 한다. IP2의 제어를 위해 믹서의 출력단에 부궤환의 특성을 지닌 공통모드 피드백 회로(Common Mode Feedback Circuit)를 사용한다. 공통모드 피드백 회로는 구성요소간의 결합에 의한 이득을 가지며, 공통모드 피드백 회로에서 증폭기 또는 전류 공급부의 소신호 이득을 조절하여 공통모드 피드백 회로의 이득을 조절한다. 공통모드 피드백 회로의 공통모드에서의 이득의 조절을 통해 IP2를 제어한다.

Description

아이피투 교정회로{IP2 Calibration Circuit}
본 발명은 믹서(Mixer)의 상호 변조(Intermodulation, 이하 IM이라 함)에 관한 것으로 더욱 상세하게는, 직접 변환 수신용 믹서(Direct Conversion Receiver Mixer)의 IP2(Second Intercept Point)를 제어하기 위한 회로에 관한 것이다.
일반적으로 IF(Intermediate Frequency)를 사용하는 수퍼헤터로다인 방식의 통신에서는 주파수 변환 특성상 IP3(Third Intercept Point)이 중요한 의미를 가진다. 통신에서는 반송파에 기저대역을 가진 신호가 변조되어 송수신된다. 이 경우, 두 개 이상의 주파수가 비선형 시스템 또는 회로를 통과할 때 출력단에는 입력에 없던 신호가 혼변조되어 나타난다. 이를 IM이라 한다. 또한, IMD(Intermodulation Distortion)는 이러한 IM 성분에 의한 왜곡을 의미한다. 이처럼 IMD는 두 주파수가 하나의 비선형 시스템을 통과하면서, 출력에서 두 주파수의 하모닉들의 합과 차에 대한 성분들이 검출되어 변조 또는 복조의 방해요소가 되는 문제점을 일으킨다.
하지만, IF가 사용되지 않는 직접 변환(Direct Conversion)의 경우에는, 믹서에서 기저대역 신호는 반송파로부터 곧바로 변환되므로 3파 IMD항 보다는 2차 IMD항의 영향이 더 커진다.
즉, IF로 변환되는 경우에 2차 IMD는 원래 신호인 기저대역과 주파수 차이가 많지만 3차항은 기저대역과 인접하게되며, 직접 변환의 경우에는 2차 IMD가 기저대역 신호에 인접하게 된다. 따라서 직접 변환에서는 2차 IMD항의 조절이 신호의 왜곡을 방지하는 중요한 요소가 된다.
이러한 2차 IMD항의 방해정도를 나타내는 지표가 IP2(Second Intercept Point)이다. 이는 시스템의 선형성이 얼마나 좋은지를 나타내는 것으로 통신에서 매우 중요한 파라미터가 된다. 입력신호가 계속 증가하면 처음에는 작았던 2차 IMD 신호도 급격한 기울기로 인해 어느 지점에서는 원래 신호와 같은 전력 수준으로 상승하게 된다. 따라서 원래의 신호주파수 에너지와 2차 IMD가 만나는 전력점을 IP2(Second Intercept Point)라고 한다. 다만, 실제로 출력전력은 2차 IMD와 만나기 전에 포화되어 더 이상 증가되지 않기 때문에, 실제로 동등한 레벨이 되는 전력점을 의미하는 것이 아니라 증가되는 기울기로 볼 때, 동등한 레벨이 될 것이라고 예상되는 전력점이 IP2이다.
통신 시스템의 선형성이 확보되기 위해서 IP2는 높아야 하는데, 이는 2차 IMD의 발생이 최소화됨을 의미한다.
일반적으로 직접 변환 수신기용 믹서는 IP2를 조절하기 위한 IP2 교정회로를 구비한다.
도 1은 종래 기술에 따른 IP2 교정회로를 도시한 회로도이다.
도 1을 참조하면, 상기 IP2 교정회로는, 믹서(100) 및 IP2 조절부(102)를 포함한다. 상기 도 1에 도시된 종래 기술은 2002년 6월에 발표된 IEEE JOURNAL VOL.37 NO.6에 개재된 것으로 Aarno등의 "Calibration Techniques of Active BiCMOS Mixers"의 기술적 사상을 인용한 것이다.
상기 믹서(100)는 반송파 VRF가 입력되는 제1 입력단자쌍(104) 및 특정 주파수를 가진 국부 발진기의 출력 VLO가 입력되는 제2 입력단자쌍(106)를 포함한다. 믹서(100)는 상기 반송파 VRF의 주파수 및 국부 발진기의 출력 VLO의 주파수 사이의 차이를 출력한다. 믹서(100)의 출력은 출력단자쌍(108)로 출력된다.
상기 IP2 조절부(102)는 로드 저항들 RLP, RLN 및 교정용 저항 RCAL을 포함한다. 교정용 저항 RCAL은 상기 로드 저항들에 병렬로 위치한다. 교정용 저항 RCAL은 상기 믹서(100)의 차동 출력 양단의 부정합을 보상한다. 상기 믹서(100)의 차동 출력은 VOP 및 VON 이다.
IM2 출력 전압을 공통 모드 및 차동 모드에서 구하여 이를 합산하면, 총 IM2 출력 전압이 얻어진다.
공통 모드에서의 IM2 출력 전압을 VIM2,CM이라 한다면, 다음의 식으로 표현되다.
식1) VIM2,CM = iCM(R + △R - RC) - iCM(R - △R) = iCM (2△R - RC)
여기서 RC는 삽입된 교정용 저항 RCAL에 의해 감소된 저항값을 나타낸다. 또한 iCM는 공통 모드에서의 전류를 나타낸다.
차동 모드에서의 IM2 출력 전압을 VIM2,DM이라 한다면, 다음의 식으로 표현된다.
식2) VIM2,DM = iDM(R + △R - RC) + iDM(R - △R) = iDM (2R - RC)
여기서 RC는 삽입된 교정용 저항 RCAL에 의해 감소된 저항값을 나타낸다. 또한 iDM는 차동 모드에서의 전류를 나타낸다.
따라서, 총 IM2 출력 전압 VIM2는, 다음의 식으로 표현된다.
식3) VIM2 = VIM2,CM + VIM2,DM = iDM(2R - RC) + iCM(2△R - RC)
VIM2에서 RC를 적절히 조절하여 VIM2가 최소가 되도록 조절하여 IP2를 교정한다.
상술한 교정용 저항을 이용하여 IP2를 교정하는 방법은 반도체 제조 공정상 그 한계를 가지고 있다. 즉, △R은 R의 약 0.1 ~ 10% 범위에 있으므로 RC도 R의 약 0.1 ~ 10% 범위에 있게 된다. 또한, 이 범위의 저항을 실현하기 위해 RCAL은 R의 약 10배에서 1,000배 정도의 값이되고 R의 저항이 수십 KOhm이면, RCAL은 수십 MOhm 이 되므로 RCAL을 반도체 공정상 구현하는데 무리가 따르게 된다. 즉, 매우 큰 저항을 구현하기 위해 반도체 기판상에 큰 면적이 요구되며, 추가적인 로직이 요청되는 문제를 가진다.
또한, IP2 교정을 위해 저항성 로드를 사용하는 경우, 높은 이득과 선형성이 요구되는 구조에서는 충분한 전압 마진을 가질수 없다는 단점을 가진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 보다 적은 면적을 차지하면서 용이하게 선형성을 확보할 수 있는 IP2 교정회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 반송파에서 기저대역으로 직접 변환하기 위한 믹서; 상기 믹서의 출력 전압을 감지하고 이득의 조절을 통해 IM2를 제어하기 위한 공통모드 피드백 회로; 및 상기 믹서의 출력단에 위치하여 상기 믹서의 소신호 이득을 제어하기 위한 로드 임피던스를 포함하는 IP2 교정회로를 제공한다.
본 발명에 의할 경우, 저항 및 추가적인 로직의 구현없이도 용이하게 IP2를 최소화 할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예
도 2는 본 발명의 실시예에 따른 IP2 교정회로의 블록도이다.
도 2를 참조하면, 본 발명에 따른 IP2 교정회로는 반송파를 기저대역으로 직접 변환하기 위한 믹서(200), 상기 믹서(200)의 소신호 이득을 제어하기 위한 로드 임피던스(208) 및 루프 이득에 따라 IM2를 조절하기 위한 공통모드 피드백 회로를 포함한다.
상기 믹서(200)는 직접 변환 수신용 믹서이다. 따라서, 반송파 신호인 VRF가 입력되기 위한 제1 입력단자쌍(202) 및 국부 발진신호인 VLO가 입력되기 위한 제2 입력단자쌍(204)을 가진다. 직접 변환을 수행하는 믹서(200)는 반송파 신호 VRF와 국부 발진신호 VLO사이의 주파수 차를 가진 신호를 출력한다. 상기 믹서(200)의 출력 신호는 출력 단자쌍(206)으로 출력되는데, 상기 출력 단자쌍(206)은 VOP가 출력되는 제1 출력단 및 VON이 출력되는 제2 출력단을 구비하며 상기 믹서(200)의 출력 신호는 차동 출력의 형태로 출력된다.
로드 임피던스(208)는 상기 믹서(200)의 출력 단자쌍(206)에 위치하며, 믹서의 출력 신호의 소신호 이득을 제어한다. 이는 통상적인 직접 변환용 믹서에서 출력이 트랜지스터의 드레인단에서 발생하므로, 드레인단에 로드를 인가하여 소신호 이득을 제어하기 위한 것이다. 상세하게는 상기 로드 임피던스(208)는 상기 출력 단자쌍(206)의 제1 출력단 및 제2 출력단 사이에 위치한다.
공통모드 피드백 회로(210)는 상기 믹서(200)의 차동 출력 신호인 VOP 및 VON을 감지하기 위한 레벨 감지부(212), 상기 레벨 감지부(212)의 출력 및 기준전압의 차이를 증폭하기 위한 증폭기(214) 및 상기 증폭기(214)의 출력 전압에 따라 제어되는 전류 공급부(216)를 포함한다.
상기 레벨 감지부(212)는 믹서(200)의 차동 출력 신호인 VOP 및 VON을 감지하고 감지된 신호를 증폭기(214)에 입력한다. 실시의 형태에 따라서, VOP 및 VON와 동일 레벨을 출력할 수 있으며, 위상 및 레벨을 변형하여 출력할 수 있다. 다만, 감지되는 VOP 및 VON의 신호 특성은 증폭기(214)로 입력되어야 한다.
상기 증폭기(214)는 기준 전압 및 감지된 VOP 및 VON의 공통 모드 레벨의 전압차를 증폭한다. 증폭기(214)의 출력 전압은 상기 전류 공급부(216)를 제어한다.
상기 전류 공급부(216)는 제1 전류원(218) 및 제2 전류원(219)를 포함한다. 상기 제1 전류원(218) 및 제2 전류원(219)는 상기 증폭기(214)의 출력 전압에 의해 출력되는 전류가 제어된다. 출력 전류는 제1 전류원(218) 및 제2 전류원(219)이 가지는 출력 임피던스 및 로드 임피던스(208)에 의해 일정한 공통모드 전압 및 차동모드 전압을 발생시킨다.
상술한 블록들의 각각의 기능에 의해 상기 공통모드 피드백 회로(210)는 이득을 가지게 된다. 본 실시예에서의 공통모드 피드백 회로(210)의 이득은 증폭기(214) 또는 전류 공급부(216)에서의 전압 또는 전류의 변동으로 제어된다.
총 IM2 출력 전압 VIM2는 공통모드 IM2 출력 전압 VIM2,CM 및 차동모드 IM2 출력 전압 VIM2,DM의 합으로 표현된다. 또한, 차동모드 IM2 출력 전압 VIM2,DM는 다음과 같이 표현된다.
식4) VIM2,DM = idmRL
여기서, 로드 임피던스는 저항성 임피던스 RL만을 가지는 것으로 가정하였으며, idm은 차동 전류이다.
또한, 공통모드 IM2 출력 전압 VIM2,CM는 다음과 같이 표현된다.
식5) VIM2,CM = icm〔(Zo + △Z)/(1 + Gcm + △G) + RL /2〕- icm〔(Zo - △Z)/(1 + Gcm - △G) + RL/2〕= 2icm〔△Z/(1 + Gcm) - Zo△G〕/〔(1 + Gcm + △G)(1 + Gcm - △G)〕이다.
여기서 icm은 공통모드 전류이며, (Zo + △Z)는 제1 전류원(218)의 출력 임피던스이고 (Zo - △Z)는 제2 전류원(219)의 출력 임피던스이다. 또한, (Gcm + △G)는 믹서(200)의 차동 출력 전압의 하나인 VOP에 대한 이득이며, (Gcm - △G)는 믹서(200)의 다른 차동 출력 전압인 VON에 대한 이득이다.
따라서, 총 IM2 출력 전압 VIM2는 다음과 같이 표현된다.
식6) VIM2 = VIM2,CM + VIM2,DM = idmRL + 2icm〔△Z/(1 + Gcm) - Zo△G〕/〔(1 + Gcm + △G)(1 + Gcm - △G)〕
상기 식6)에서 공통모드 루프이득을 조절하면, IM2 출력전압 VIM2는 최소화될 수 있다. 이에 따라 IP2는 최대가되어 통신 시스템은 선형성을 확보할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 증폭기의 이득을 조절하여 IM2 출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도들이다.
도 3a는 본 실시예에 따라 저항을 이용하여 증폭기의 이득 및 IM2출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도이다.
도 3a을 참조하면, 믹서(300)의 구성 및 입출력 단자쌍은 상기 도 2에 도시된 바와 동일하다. 또한 로드 임피던스는 이해의 용이함을 위해 저항인 RL이 사용된다.
따라서, 상기 믹서(300)는 직접 변환 수신용 믹서이다. 또한, 상기 믹서(300)는 반송파 신호인 VRF가 입력되기 위한 제1 입력단자쌍(302) 및 국부 발진신호인 VLO가 입력되기 위한 제2 입력단자쌍(304)을 가진다. 직접 변환을 수행하는 믹서(300)는 반송파 신호 VRF와 국부 발진신호 VLO사이의 주파수 차를 가진 신호를 출력한다. 상기 믹서(300)의 출력 신호는 출력 단자쌍으로 출력되는데, 상기 출력 단자쌍은 VOP가 출력되는 제1 출력단 및 VON이 출력되는 제2 출력단을 구비하며 상기 믹서(300)의 출력 신호는 차동 출력의 형태로 출력된다.
로드 임피던스 RL은 상기 믹서(300)의 출력 단자쌍에 위치하며, 믹서의 출력 신호의 소신호 이득을 제어한다.
공통모드 피드백 회로(306a)의 증폭기(308a)는 2개의 차동 증폭기 및 바이어스 회로를 포함한다.
상기 2개의 차동 증폭기들은 제1 차동 증폭기 및 제2 차동 증폭기를 가진다. 제1 차동 증폭기는 소스 결합된 제1 차동쌍, 상기 제1 차동쌍의 소신호 이득을 실형하기 위한 다이오드 연결된 제1 능동부하 및 상기 제1 차동쌍에 전류싱크 역할을 수행하기 위한 제1 DC 전류원을 포함한다.
제1 차동쌍은 트랜지스터 N4 및 트랜지스터 N5로 이루어진다. 상기 트랜지스터 N4의 게이트에는 레벨 감지부에 의해 감지된 VOP가 인가되며, 상기 트랜지스터 N5의 게이트에는 기준 전압 VREF가 인가된다. 상기 트랜지스터 N4 및 트랜지스터 N5는 소스 결합된 구조를 가지며, 공통 소스단은 제1 DC 전류원에 연결된다.
제1 DC 전류원은 트랜지스터 N2를 포함하며, 상기 트랜지스터 N2의 소스는 접지 또는 VSS 단에 연결되며, 트랜지스터 N2의 드레인은 제1 차동쌍의 공통 소스단에 연결된다.
제1 능동부하는 다이오드 연결된 트랜지스터 P3를 포함한다. 상기 트랜지스터 P3는 다이오드 연결된 구조이므로 드레인과 게이트가 결선된 구조를 가지며, 제1 차동쌍 및 제2 차동쌍의 출력에 대해 능동 로드의 역할 및 상기 차동쌍들의 소신호 출력 전압을 2개의 전류원으로 전달하는 역할을 수행한다.
제2 차동쌍은 트랜지스터 N6 및 트랜지스터 N7로 이루어진다. 상기 트랜지스터 N7의 게이트에는 레벨 감지부에 의해 감지된 VON이 인가되며, 상기 트랜지스터 N6의 게이트에는 기준 전압 VREF가 인가된다. 상기 트랜지스터 N6 및 트랜지스터 N7은 소스 결합된 구조를 가지며, 공통 소스단은 제2 DC 전류원에 연결된다.
제2 DC 전류원은 트랜지스터 N3를 포함하며, 상기 트랜지스터 N3의 소스는 접지 또는 VSS 단에 연결되며, 트랜지스터 N3의 드레인은 제2 차동쌍의 공통 소스단에 연결된다.
제2 능동부하는 다이오드 연결된 트랜지스터 P4를 포함한다. 상기 트랜지스터 P4는 다이오드 연결된 구조이므로 드레인과 게이트가 결선된 구조를 가지며, 제1 차동쌍 및 제2 차동쌍의 출력에 대해 능동 로드의 역할을 수행한다.
트랜지스터 N4 및 트랜지스터 N7의 게이트단에 입력되는 감지된 VOP 및 VON은 믹서(300)의 출력 신호인 VOP 및 VON에 기인한다. 상기 출력 신호 VOP 및 VON은 저항, 인덕터 또는 커패시터 성분이 포함된 임피던스를 통해 감지될 수 있으며, 믹서(300)의 출력단들과 상기 트랜지스터들 N4 및 N7의 게이트들에 직접 결선을 통해 감지될 수 있다.
바이어스 회로는 기준 전류원인 Iref 및 다이오드 결선된 트랜지스터 N1을 포함한다. 상기 기준 전류원 Iref는 VDD 및 트랜지스터 N1의 드레인 사이에 위치하며, 상기 트랜지스터 N1은 기준 전류원 Iref와 접지 또는 VSS단 사이에 연결된다. 트랜지스터 N1의 게이트 및 드레인은 단락되어 다이오드 구조를 가진다. 또한 트랜지스터 N1의 게이트 및 드레인은 저항 R1을 통해 트랜지스터 N2의 게이트에 연결되고, 저항 R2를 통해 트랜지스터 N3의 게이트에 연결된다.
전류 공급부(310a)는 제1 전류원인 트랜지스터 P1 및 제2 전류원인 트랜지스터 P2로 이루어진다.
트랜지스터 P1의 소스단은 VDD에 연결되고 드레인단은 믹서(300)의 제1 출력단에 연결된다. 또한, 트랜지스터 P1의 게이트는 능동 부하인 트랜지스터 P3의 게이트 및 드레인에 연결된다.
트랜지스터 P2의 소스단은 VDD에 연결되고 드레인단은 믹서(300)의 제2 출력단에 연결된다. 또한, 트랜지스터 P2의 게이트는 능동 부하인 트랜지스터 P3의 게이트 및 드레인에 연결되고, 상기 트랜지스터 P1의 게이트에 연결된다. 즉 트랜지스터 P1 및 트랜지스터 P2의 게이트들은 트랜지스터 P3의 게이트 및 드레인에 공통 연결된다.
상술한 구조에 의해 공통모드 피드백 회로(306a)는 일정한 이득을 가진다. 또한, 트랜지스터들 N2 및 N3의 게이트들 사이에 위치한 저항들 R1 및 R2을 흐르는 전류 Ical에 의해 상기 공통모드 피드백 회로(306a)의 이득은 변화한다. 즉, 저항들 R1 및 R2를 흐르는 Ical에 의해 트랜지스터 N2의 게이트 및 트랜지스터 N3의 게이트 사이에는 일정한 전압차가 발생하며, 이러한 전압차에 의해 트랜지스터 N2을 흐르는 DC전류와 트랜지스터 N3를 흐르는 DC전류는 전압차이에 상응하는 DC전류의 차이가 발생한다. 차동 증폭기의 전압이득은 트랜지스터가 가지는 트랜스컨덕턴스에 비례하고, 상기 트랜스컨덕턴스는 DC전류에 반비례하므로, 상기 도 2에서 설명된 △G는 트랜지스터 N2의 게이트단의 전압 및 트랜지스터 N3의 게이트단의 전압차에 의해 발생한다.
도 3b는 본 실시예에 따라 전압원을 이용하여 증폭기의 이득 및 IM2출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도이다.
도 3b를 참조하면, 트랜지스터 N2 및 트랜지스터 N3의 구조를 제외하면, 상기 도 3a에서 도시한 회로와 동일하다. 즉 상기 도 3a에서 저항 R1 및 R2 대신에 전압원 V1 및 V2가 상기 트랜지스터 N2 및 트랜지스터 N3 사이에 위치한다. 트랜지스터 N2의 게이트와 트랜지스터 N3의 게이트 사이에는 V1 + V2의 전압차가 발생하며, 상기 전압차에 상응하는 DC 전류의 차이가 발생하고 상기 DC 전류의 차이에 의해 제1 차동 증폭기 및 제2 차동 증폭기를 포함하는 증폭기(308b)는 이득의 차이를 가지게 된다. 상기 증폭기(308b)의 이득의 차이에 의해 공통모드 피드백 회로(306b)는 △G의 공통모드 이득의 차이를 가지게 된다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 전류 공급부의 이득을 조절하여 IM2 출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도들이다.
도 4a는 본 실시예에 따라 저항을 이용하여 전류 공급부의 이득 및 IM2출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도이다.
도 4a를 참조하면, 전류 공급부(410a) 및 증폭기(408)의 DC 전류원의 구조를 제외하면 상술한 도 3a 및 도 3b의 구조와 동일하다.
전류 공급부(410a)는 트랜지스터 P1을 제1 전류원으로 가지며, 트랜지스터 P2를 제2 전류원으로 가진다. 또한 상기 트랜지스터 P1의 게이트 및 트랜지스터 P2의 게이트 사이에는 저항 R3 및 R4가 직렬로 위치한다. 상기 저항 R3 및 R4로는 전류 Ical이 흐른다. 상기 Ical에 의해 트랜지스터 P1의 게이트 및 트랜지스터 P2의 게이트 사이에는 전압차가 발생한다. 트랜지스터 P1의 대신호 전류는 게이트와 소스간의 전압차에 의해 발생하고, 트랜지스터 P2의 대신호 전류 또한 게이트와 소스간의 전압차에 의해 발생한다. 다만, 이는 본 실시예에서는 모든 트랜지스터들이 활성영역에서 동작하는 것을 전제로 한 것이다.
트랜지스터들 P1 및 P2의 게이트단들의 전압차에 의해 각각의 트랜지스터의 대신호 전류는 차이를 가지게 된다. 이러한 대신호 전류의 차이는 각각의 트랜지스터의 트랜스컨덕턴스의 차이를 가져오고 이에 의해 소신호 이득의 차이가 발생한다.
트랜지스터들 P1 및 P2의 소신호 이득의 차이는 공통모드 피드백 회로(406a)의 이득의 변화를 발생시킨다.
또한, 증폭기(406a)의 DC 전류원이 되는 트랜지스터들 N2 및 N3는 상기 도 3a 및 도 3b에서 도시한 바와 다른 구조를 가진다. 상기 트랜지스터 N2의 게이트 및 트랜지스터 N3의 게이트 사이에는 저항 또는 전압원이 게재되지 않으며, 서로 연결되는 구조를 가진다. 따라서 바이어스 회로의 구성요소인 트랜지스터 N1에 따라 결정되는 바이어스 전압은 상기 트랜지스터들 N2 및 N3의 게이트단들에 동일하게 가해진다. 상기 바이어스 전압에 의해 트랜지스터 N2를 흐르는 제1 DC 전류와 트랜지스터 N3를 흐르는 제2 DC 전류는 실질적으로 동일하다.
공통모드 피드백 회로(406a)의 동작을 살펴보면, VOP 및 VON이 상승하면, 트랜지스터 N4를 흐르는 전류 및 트랜지스터 N7을 흐르는 전류는 상승한다. 상기 트랜지스터들을 흐르는 전류의 상승분에 상응하여, 트랜지스터 N5 및 트랜지스터 N6을 흐르는 전류는 감소한다. 상기 트랜지스터들 N5 및 N6을 흐르는 전류의 감소에 상응하여 트랜지스터 P3의 게이트 전압은 감소한다. 감소된 트랜지스터 P3의 게이트 전압은 전류 공급부(410a)의 대신호 전류의 감소를 유발한다. 전류 공급부(410a)의 대신호 전류의 감소는 상기 전류 공급부(410a)를 구성하는 트랜지스터들의 트랜스컨덕턴스의 감소를 유발하고, 이에 따라 VOP 및 VON는 감소된다. 즉, 공통모드 피드백 회로(406a)의 동작에 부궤환(negative feedback)의 특성을 가지므로 피드백 루프는 소정의 이득을 가지면서, 안정한 시스템이 된다.
도 4b는 본 실시예에 따라 전압원을 이용하여 전류 공급부의 이득 및 IM2출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도이다.
도 4b를 참조하면, 전류 공급부(410a) 및 증폭기(408)의 DC 전류원의 구조를 제외하면 상술한 도 3a 및 도 3b의 구조와 동일하다.
전류 공급부(410b)는 트랜지스터 P1을 제1 전류원으로 가지며, 트랜지스터 P2를 제2 전류원으로 가진다. 또한 상기 트랜지스터 P1의 게이트 및 트랜지스터 P2의 게이트 사이에는 전압원 V3 및 V4가 직렬로 위치한다. 상기 전압원 V3 및 V4에 의해 트랜지스터 P1의 게이트 및 트랜지스터 P2의 게이트 사이에는 전압차가 발생한다. 트랜지스터 P1의 대신호 전류는 게이트와 소스간의 전압차에 의해 발생하고, 트랜지스터 P2의 대신호 전류 또한 게이트와 소스간의 전압차에 의해 발생한다. 트랜지스터들 P1 및 P2의 게이트단들의 전압차에 의해 각각의 트랜지스터의 대신호 전류는 차이를 가지게 된다. 이러한 대신호 전류의 차이는 각각의 트랜지스터의 트랜스컨덕턴스의 차이를 가져오고 이에 의해 소신호 이득의 차이가 발생한다.
트랜지스터들 P1 및 P2의 소신호 이득의 차이는 공통모드 피드백 회로(406b)의 이득의 변화를 발생시킨다.
또한, 증폭기(406b)의 DC 전류원이 되는 트랜지스터들 N2 및 N3는 상기 도 3a 및 도 3b에서 도시한 바와 다른 구조를 가진다. 상기 트랜지스터 N2의 게이트 및 트랜지스터 N3의 게이트 사이에는 저항 또는 전압원이 게재되지 않으며, 서로 연결되는 구조를 가진다. 따라서 바이어스 회로의 구성요소인 트랜지스터 N1에 따라 결정되는 바이어스 전압은 상기 트랜지스터들 N2 및 N3의 게이트단들에 동일하게 가해진다. 상기 바이어스 전압에 의해 트랜지스터 N2를 흐르는 제1 DC 전류와 트랜지스터 N3를 흐르는 제2 DC 전류는 실질적으로 동일하다.
상술한 바와 같이 본 실시예에 의할 경우, 공통모드 피드백 회로의 이득을 조절하여 IP2의 영향을 억제할 수 있는 IP2 교정회로를 구성할 수 있다. 상기 공통모드 피드백 회로의 이득은 증폭기의 이득의 조절 또는 전류 공급부의 이득의 조절을 통해 실현될 수 있다.
상기와 같은 본 발명에 따르면, 공통모드 피드백 회로의 이득을 조절하여 IM2의 출력 전압을 최소화할 수 있으므로 IP2를 최대화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 IP2 교정회로를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 IP2 교정회로의 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 증폭기의 이득을 조절하여 IM2 출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도들이다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 전류 공급부의 이득을 조절하여 IM2 출력 전압을 제어하기 위한 IP2 교정회로를 도시한 회로도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300 : 믹서 208 : 로드 임피던스
210, 306a, 306b, 406a, 406b : 공통모드 피드백 회로

Claims (13)

  1. 반송파를 기저대역으로 직접 변환하기 위한 믹서;
    상기 믹서의 출력 전압을 감지하고 이득의 조절을 통해 IM2를 제어하기 위한 공통모드 피드백 회로; 및
    상기 믹서의 출력단에 위치하여 상기 믹서의 소신호 이득을 제어하기 위한 로드 임피던스를 포함하는 IP2 교정회로.
  2. 제1항에 있어서, 상기 공통모드 피드백 회로는,
    상기 믹서의 출력 전압을 감지하기 위한 레벨 감지부;
    상기 레벨 감지부의 출력 전압을 증폭하기 위한 증폭기; 및
    상기 증폭기의 출력 전압에 따라 제어되는 전류 공급부를 포함하는 것을 특징으로 하는 IP2 교정회로.
  3. 제2항에 있어서, 상기 증폭기는,
    상기 믹서의 제1 출력단의 전압 및 기준전압을 입력으로 가지고, 상기 제1 출력단의 전압과 기준전압의 차이를 증폭하기 위한 제1 차동 증폭기; 및
    상기 믹서의 제2 출력단의 전압 및 상기 기준전압을 입력으로 가지고, 상기 제1 출력단의 전압과 기준전압의 차이를 증폭하기 위한 제2 차동 증폭기를 포함하는 것을 특징으로 하는 IP2 교정회로.
  4. 제3항에 있어서, 상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는, 각각 다이오드 연결된 부하를 가지는 것을 특징으로 하는 IP2 교정회로.
  5. 제4항에 있어서, 상기 전류 공급부는,
    상기 제1 출력단에 전류를 공급하기 위한 제1 전류원; 및
    상기 제2 출력단에 전류를 공급하기 위한 제2 전류원을 포함하는 것을 특징으로 하는 IP2 교정회로.
  6. 제5항에 있어서, 상기 제1 전류원 및 상기 제2 전류원은 각각 공통 소스 구조를 가지는 것을 특징으로 하는 IP2 교정회로.
  7. 제6항에 있어서, 상기 공통모드 피드백 회로의 이득은 상기 제1 차동 증폭기 및 상기 제2 차동 증폭기의 이득에 따라 조절되는 것을 특징으로 하는 IP2 교정회로.
  8. 제7항에 있어서, 상기 제1 차동 증폭기는 제1 DC 전류원을 포함하고, 상기 제1 DC 전류원의 제1 바이어스 전류를 조절하여 상기 제1 차동 증폭기의 이득을 조절하는 것을 특징으로 하는 IP2 교정회로.
  9. 제8항에 있어서, 상기 제1 바이어스 전류는 상기 제1 DC 전류원의 게이트 및 소스 사이의 바이어스 전압에 따라 조절되는 것을 특징으로 하는 IP2 교정회로.
  10. 제7항에 있어서, 상기 제2 차동 증폭기는 제2 DC 전류원을 포함하고, 상기 제2 DC 전류원의 제2 바이어스 전류를 조절하여 상기 제2 차동 증폭기의 이득을 조절하는 것을 특징으로 하는 IP2 교정회로.
  11. 제10항에 있어서, 상기 제2 바이어스 전류는 상기 제2 DC 전류원의 게이트 및 소스 사이의 바이어스 전압에 따라 조절되는 것을 특징으로 하는 IP2 교정회로.
  12. 제6항에 있어서, 상기 공통모드 피드백 회로의 이득은 상기 제1 전류원 및 상기 제2 전류원의 이득에 따라 조절되는 것을 특징으로 하는 IP2 교정회로
  13. 제12항에 있어서, 상기 제1 전류원의 제1 게이트 전압 및 상기 제2 전류원의 제2 게이트 전압 사이의 전압차에 의해 상기 제1 전류원 및 상기 제2 전류원의 이득이 제어되는 것을 특징으로 하는 IP2 교정회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720643B1 (ko) * 2005-10-20 2007-05-21 삼성전자주식회사 2차 혼변조 왜곡 보정 회로
US7991376B2 (en) 2007-05-08 2011-08-02 Samsung Electronics Co., Ltd. Mixer used for direct conversion receiver

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005112251A1 (en) * 2004-05-13 2005-11-24 Koninklijke Philips Electronics N.V. Balanced mixer with calibration of load impedances
KR100643608B1 (ko) * 2005-08-17 2006-11-10 삼성전자주식회사 고주파 수신 칩의 자동교정회로 및 방법
EP2025055B1 (en) * 2006-05-23 2009-12-09 Nxp B.V. Calibration strategy for reduced intermodulation distortion
US8098779B2 (en) * 2006-08-08 2012-01-17 Qualcomm Incorporated Interference detection and mitigation
US8290100B2 (en) * 2006-08-08 2012-10-16 Qualcomm Incorporated Interference detection and mitigation
KR100824785B1 (ko) * 2006-11-22 2008-04-24 삼성전자주식회사 아이피투 교정기 및 아이피투 교정방법
US8081947B2 (en) 2006-12-06 2011-12-20 Broadcom Corporation Method and system for configurable active/passive mixer and shared GM stage
TW200826487A (en) * 2006-12-08 2008-06-16 Richtek Techohnology Corp Gain-improving operational transconductance amplifier and its improvement method thereof
US7742747B2 (en) * 2007-01-25 2010-06-22 Icera Canada ULC Automatic IIP2 calibration architecture
FI20075275A0 (fi) * 2007-04-19 2007-04-19 Nokia Corp RF-transkonduktanssituloaste
US8010074B2 (en) * 2008-02-08 2011-08-30 Freescale Semiconductor, Inc. Mixer circuits for second order intercept point calibration
US7945230B2 (en) * 2008-05-09 2011-05-17 Telefonaktiebolaget Lm Ericsson (Publ) Time-multiplexed common mode feedback for passive quadrature RF mixers
GB2460274B (en) * 2008-05-23 2010-08-04 Motorola Inc Radio frequency receiver, wireless communication unit and method of operation
US8112055B2 (en) * 2008-06-26 2012-02-07 Intel Corporation Calibrating receive chain to reduce second order intermodulation distortion
US8060043B2 (en) * 2008-10-09 2011-11-15 Freescale Semiconductor Adaptive IIP2 calibration
US8606193B2 (en) 2008-11-13 2013-12-10 Qualcomm Incorporated RF transceiver IC having internal loopback conductor for IP2 self test
US8204467B2 (en) * 2009-02-10 2012-06-19 Telefonaktiebolaget Lm Ericsson (Publ) Passive mixer mismatch tuning using self-tests to suppress IM2
KR101079373B1 (ko) * 2009-08-12 2011-11-02 삼성전기주식회사 차동 직류 옵셋 제거기능을 갖는 믹서
US8165553B2 (en) * 2010-01-06 2012-04-24 Hong Kong Applied Science and Technology Research Institute Company Limited Current-matching intermodulation suppression
US8653892B2 (en) 2011-06-23 2014-02-18 Cheng-Han Wang Systematic intermodulation distortion calibration for a differential LNA
US8483646B2 (en) * 2011-12-12 2013-07-09 Linear Technology Corporation Second order intermodulation canceller
CN103248393B (zh) * 2012-02-14 2015-06-17 英特尔移动通信有限责任公司 Rf二阶互调失真的消除
US8744363B2 (en) 2012-02-14 2014-06-03 Intel Mobile Communications GmbH Cancellation of RF second-order intermodulation distortion
US8843082B2 (en) 2012-02-14 2014-09-23 Intel Mobile Communications GmbH Cancellation of RF second-order intermodulation distortion
US8787503B2 (en) * 2012-09-18 2014-07-22 Vixs Systems, Inc. Frequency mixer with compensated DC offset correction to reduce linearity degradation
CN103812449A (zh) * 2012-11-15 2014-05-21 上海华虹宏力半导体制造有限公司 混频器
US9197279B2 (en) 2013-03-15 2015-11-24 Blackberry Limited Estimation and reduction of second order distortion in real time
EP2779510B1 (en) 2013-03-15 2018-10-31 BlackBerry Limited Statistical weighting and adjustment of state variables in a radio
US8811538B1 (en) 2013-03-15 2014-08-19 Blackberry Limited IQ error correction
US8983486B2 (en) 2013-03-15 2015-03-17 Blackberry Limited Statistical weighting and adjustment of state variables in a radio
US8942656B2 (en) 2013-03-15 2015-01-27 Blackberry Limited Reduction of second order distortion in real time
US20150061767A1 (en) * 2013-08-28 2015-03-05 Texas Instruments Incorporated Telescopic Amplifier with Improved Common Mode Settling
US9264080B2 (en) * 2014-01-31 2016-02-16 Silicon Laboratories Inc. Reducing second order distortion in an amplifier
US10135404B2 (en) * 2014-12-04 2018-11-20 Telefonaktiebolaget Lm Ericsson (Publ) Calibration of push-pull amplifier to a low second order distortion
US10404212B1 (en) 2018-08-06 2019-09-03 Futurewei Technologies, Inc. Programmable driver for frequency mixer
CN112152606B (zh) * 2020-09-28 2023-12-26 中国电子科技集团公司第二十四研究所 接口电路及电子装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940703A (en) * 1973-04-19 1976-02-24 Hekimian Laboratories, Inc. Intermodulation distortion analyzer
KR100204591B1 (ko) 1996-11-18 1999-06-15 정선종 복제 전압-전류 변환기를 사용한 혼합기
TW331681B (en) * 1997-02-18 1998-05-11 Chyng-Guang Juang Wide-band low-noise low-crossover distortion receiver
US6438365B1 (en) * 1998-06-02 2002-08-20 Philsar Semiconductor Inc. Balanced mixer with feedback pre-amplifier
US6242963B1 (en) * 1999-09-09 2001-06-05 Atheros Communications, Inc. Differential mixer with improved linearity
US6316996B1 (en) * 1999-10-25 2001-11-13 Nokia Mobile Phones, Ltd. Adjustable AC load structure
US6531922B1 (en) 2000-10-16 2003-03-11 Koninklijke Philips Electronics N.V. DC-coupling approach for current mode circuits
KR100474371B1 (ko) 2000-10-31 2005-03-08 매그나칩 반도체 유한회사 선형 이득 제어 증폭기
KR100394318B1 (ko) * 2001-03-22 2003-08-09 주식회사 버카나와이어리스코리아 주파수 변환 믹서 출력의 디씨 오프셋 제거 장치 및 방법
US6535725B2 (en) * 2001-03-30 2003-03-18 Skyworks Solutions, Inc. Interference reduction for direct conversion receivers
US6865382B2 (en) * 2002-01-07 2005-03-08 Broadcom Corp. Mixer having low noise, controllable gain, and/or low supply voltage operation
US7263344B2 (en) * 2002-10-15 2007-08-28 Sirific Wireless Corporation Method for reducing IM2 noise in a down conversion circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720643B1 (ko) * 2005-10-20 2007-05-21 삼성전자주식회사 2차 혼변조 왜곡 보정 회로
US7991376B2 (en) 2007-05-08 2011-08-02 Samsung Electronics Co., Ltd. Mixer used for direct conversion receiver

Also Published As

Publication number Publication date
DE102004063722A1 (de) 2005-08-04
CN100544332C (zh) 2009-09-23
KR100632690B1 (ko) 2006-10-11
US20050143044A1 (en) 2005-06-30
US7421263B2 (en) 2008-09-02
DE102004063722B4 (de) 2012-04-19
CN1638369A (zh) 2005-07-13

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