KR20050068457A - 박막 트랜지스터 어레이 기판 및 이의 형성 방법 - Google Patents

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KR20050068457A
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Abstract

본 발명은 드레인 콘택홀과 스토리지 콘택홀의 단차를 없애 드레인 콘택홀이 정테이퍼(positive taper)를 갖도록 한 박막 트랜지스터 어레이 기판 및 이의 형성 방법에 관한 것으로, 박막 트랜지스터 어레이 기판은 기판 상에 서로 수직으로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극과 드레인 콘택 홀에서 전기적으로 연결된 화소 전극과, 상기 게이트 라인의 소정 부분과 화소 전극의 오버랩되는 부분에 형성되는 스토리지 캐패시터 및 상기 드레인 콘택 홀 하부에 형성된 게이트 전극 패턴을 포함하여 이루어짐을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 이의 형성 방법{Substrate for Thin Film Transistors Array and method for Forming of the same}
본 발명은 액정 표시 장치에 관한 것으로 특히, 드레인 콘택홀과 스토리지 콘택홀의 단차를 없애 드레인 콘택홀이 정테이퍼(positive taper)를 갖도록 한 박막 트랜지스터 어레이 기판 및 이의 형성 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같은 액정 표시 장치가 여러 분야에서 화면 표시 장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시 장치로서 화상의 품질을 높이는 작업은 상기 특징 및 장점과 배치되는 점이 많이 있다. 따라서, 액정 표시 장치가 일반적인 화면 표시 장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비 전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 관건이 걸려 있다고 할 수 있다.
이와 같은 액정 표시 장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 유리 기판)에는 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.
그리고, 상기 제 2 유리 기판(칼라 필터 어레이 유리 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 차광층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일(seal)재에 의해 합착되어 상기 두 유리 기판 사이에 액정이 주입된다.
이 때, 액정 주입 방법은 상기 씨일재에 의해 합착된 두 유리 기판 사이를 진공상태를 유지하여 액정액에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 유리 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하면 된다.
이하, 첨부된 도면을 참조하여 종래의 박막 트랜지스터 어레이 기판을 설명하면 다음과 같다.
종래의 보호막 모델과는 다르게 BCB를 사용하는 모델의 가장 큰 취약점은 BCB 두께가 1.3㎛ 이상으로 적용되므로, PAS 홀 건식각 공정시 드레인 홀의 PAS 테이퍼가 미약하게 역 테이퍼가 발생하는 경우가 많다. 이와 같은 경우 포인트 결함(point defect)이 유발된다.
도 1은 종래의 박막 트랜지스터 어레이 기판의 일 화소를 나타낸 평면도이며, 도 2는 도 1의 I~I' 선상의 구조 단면도이다.
도 1 및 도 2와 같이, 종래의 박막 트랜지스터 어레이 기판은 기판(10) 상에 서로 수직으로 교차하여 화소 영역을 정의하는 게이트 라인(11) 및 데이터 라인(12)과, 상기 게이트 라인(11)과 데이터 라인(12)의 교차부에 형성된 박막 트랜지스터(TFT)와, 상기 박막 트랜지스터의 드레인 전극(12b)과 드레인 콘택 홀(20a)에서 전기적으로 연결된 화소 전극(13) 및 상기 게이트 라인(11)의 소정 부분과 화소 전극(13)이 오버랩되는 부분에 형성되는 스토리지 캐패시터를 포함하여 이루어진다.
상기 박막 트랜지스터의 상기 드레인 전극(12b) 상부에는 상기 드레인 전극 홀(20a)과, 상기 스토리지 캐패시터 부위에 스토리지 콘택 홀(20b)을 구비한 보호막(16)이 더 포함된다.
상기 보호막(16)은 BCB(Benzo-cyclo Butene), 포토 아크릴(photo acryl), 폴리아미드(polyamide) 화합물 등의 유기 절연막이다.
상기 화소 전극(13)은 상기 드레인 콘택 홀(20a)에서 상기 드레인 전극(12b)과 사이드 콘택(side contact)되며, 상기 스토리지 콘택 홀(20b)에서 상기 소오스/드레인 전극 패턴(12c)과 사이드 콘택(side contact)된다.
상기 박막 트랜지스터는 상기 게이트 라인(11)으로부터 돌출되어 형성된 게이트 전극(11a)과, 상기 게이트 전극(11a)을 덮도록 형성된 제 1 반도체층(14)과, 상기 반도체층(14)의 양측에 서로 소정 간격 이격하여 형성된 소오스 전극(12a) 및 드레인 전극(12b)을 포함하여 이루어진다. 이 때, 상기 반도체층(124)은 비정질 실리콘층(14a)과, n+층(14b)이 적층되어 이루어진 것이며, 상기 n+층(14b)은 채널 부위에서 제거되어 있다.
상기 스토리지 캐패시터는 상기 게이트 라인(11)의 소정 부분과, 상기 게이트 라인(11)의 소정 부분과 오버랩되도록 그 상부에 형성된 소오스/드레인 전극 패턴(12c)과, 상기 소오스/드레인 전극 패턴(12c)과 스토리지 콘택홀(20b)에서 사이드 콘택된 화소 전극(13)과, 상기 게이트 라인(11) 및 소오스/드레인 전극 패턴(12c) 사이에 형성된 게이트 절연막(35)을 포함하여 이루어진다. 여기서 상기 소오스/드레인 전극 패턴(12c) 하부에는 제 2 반도체층(14a, 14b)이 남아있다.
여기서, 각각 드레인 전극(12b) 및 소오스/드레인 전극 패턴(12c)과 화소 전극을 연결시키기 위해 상기 보호막(16)을 선택적으로 제거한 드레인 콘택 홀(20a)과 스토리지 콘택 홀(20b)은 소정의 단차를 갖는다. 그 이유는 스토리지 캐패시터가 형성되는 스토리지 콘택 홀(20b) 하부에는 제 1 전극으로 게이트 라인(11)이 자나가고, 그 상부에 게이트 절연막(15)을 개재하여 제 2 전극으로 반도체층(14a, 14b)과, 소오스/드레인 전극 패턴(12c) 및 화소 전극(13)이 형성되는데 반해, 상기 드레인 콘택 홀(20a) 하부에는 게이트 절연막(15), 반도체층(14a, 14b), 드레인 전극(12b) 및 화소 전극(13)만이 형성되어, 상기 소오스/드레인 전극 패턴(12c)의 유무의 차이를 갖기 때문이다.
따라서, 상기 드레인 콘택 홀(20a)과 스토리지 콘택 홀(20b)을 형성하기 위해 BCB(Benzo-cyclo Butene) 등과 같이, 저유전율의 두껍게 형성된 보호막(16)을 건식각하는 공정을 거치며, 상기 콘택 홀들(20a, 20b) 하부 층의 단차로 인해 상기 드레인 콘택 홀(20a)이 미약하게 역 테이퍼가 발생하는 경우가 많다. 이는 또한, 약휘점(point defect)을 발생시키는 원인이 되기도 한다.
상기와 같은 종래의 박막 트랜지스터 어레이 기판은 다음과 같은 문제점이 있다.
BCB와 같은 유기 절연막을 보호막으로 이용하는 액정 표시 장치의 가장 큰 취약점은 상기 유기 절연막의 두께가 1.3㎛ 이상으로 적용되므로, 보호막의 드레인 콘택 홀 형성 공정시 드레인 콘택 홀의 형상이 미약하게 역 테이퍼가 발생하는 경우가 많다.
그런데, 상기 드레인 콘택 홀에 역 테이퍼가 발생하는 경우에도 스토리지 콘택 홀은 여전히 양호한 테이퍼를 유지하고 있다.
이러한 테이퍼 차이를 갖는 원인을 살펴본 결과, 스토리지 콘택 홀 하부에는 상기 드레인 콘택 홀 하부와 달리 게이트 라인이 더 지나가고 있음을 알게 되었다. 즉, 스토리지 콘택 홀과 드레인 콘택 홀의 테이퍼의 차이는 식각되는 유기 절연막 두께가 다르기 때문이다.
또한, 이러한 스토리지 콘택 홀과 드레인 콘택 홀의 하부 형성층의 단차는 상기 드레인 콘택 홀을 형성시 더 식각하여야 하기 때문에 언더 컷 현상이 발생한다는 문제점도 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 드레인 콘택홀과 스토리지 콘택홀의 단차를 없애 드레인 콘택홀이 정테이퍼(positive taper)를 갖도록 한 박막 트랜지스터 어레이 기판 및 이의 형성 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 서로 수직으로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터의 드레인 전극과 드레인 콘택 홀에서 전기적으로 연결된 화소 전극과, 상기 게이트 라인의 소정 부분과 화소 전극의 오버랩되는 부분에 형성되는 스토리지 캐패시터 및 상기 드레인 콘택 홀 하부에 형성된 게이트 전극 패턴을 포함하여 이루어짐에 그 특징이 있다.
상기 게이트 전극 패턴은 상기 게이트 라인과 동일층이다.
상기 박막 트랜지스터의 상기 드레인 전극 상부에는 상기 드레인 전극 홀과, 상기 스토리지 캐패시터 부위에 스토리지 콘택 홀을 구비한 보호막이 더 포함된다.
상기 보호막은 유기 절연막이다.
상기 유기 절연막은 BCB, 포토 아크릴, 폴리아미드 화합물 중 어느 하나이다.
상기 화소 전극은 상기 드레인 콘택 홀에서 상기 드레인 전극과 사이드 콘택되며, 상기 스토리지 콘택 홀에서 상기 소오스/드레인 전극 패턴과 사이드 콘택된다.
상기 박막 트랜지스터는 상기 게이트 라인으로부터 돌출되어 형성된 게이트 전극과, 상기 게이트 전극을 덮도록 형성된 반도체층과, 상기 반도체층의 양측에 서로 소정 간격 이격하여 형성된 소오스 전극 및 드레인 전극을 포함하여 이루어진다.
상기 스토리지 캐패시터는 상기 게이트 라인의 소정 부분과, 상기 게이트 라인의 소정 부분과 오버랩되도록 그 상부에 형성된 소오스/드레인 전극 패턴과, 상기 소오스/드레인 전극 패턴과 스토리지 콘택홀에서 사이드 콘택된 화소 전극과, 상기 게이트 라인 및 소오스/드레인 전극 패턴 사이에 형성된 게이트 절연막을 포함하여 이루어진다.
또한, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 형성 방법은 기판 상에 게이트 라인, 상기 게이트 라인에서 돌출된 게이트 전극 및 상기 게이트 전극과 소정 간격 이격하여 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 라인을 포함한 기판 전면에 게이트 절연막을 증착하는 단계와, 상기 게이트 전극 및 상기 게이트 전극 패턴을 덮도록 제 1 반도체층과 상기 게이트 라인 상의 소정 부분에 오버랩하는 제 2 반도체층을 형성하는 단계와, 상기 게이트 라인과 수직으로 교차하는 데이터 라인, 상기 데이터 라인에서 돌출되는 소오스 전극, 상기 소오스 전극과 소정 간격 이격된 드레인 전극 및 상기 제 2 반도체층 상부를 덮는 소오스/드레인 전극 패턴을 형성하는 단계와, 상기 데이터 라인을 포함한 상기 게이트 절연막 전면에 보호막을 형성하는 단계와, 상기 보호막을 선택적으로 제거하여 각각 제 1 반도체층, 제 2 반도체층을 노출시키는 드레인 콘택 홀 및 스토리지 콘택 홀을 형성하는 단계 및 상기 드레인 콘택 홀을 통해 상기 드레인 전극과 만나며, 상기 스토리지 콘택 홀을 통해 상기 소오스/드레인 전극 패턴과 만나는 화소 전극을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
상기 보호막은 유기 절연막으로 형성한다.
상기 유기 절연막은 BCB, 포토 아크릴, 폴리아미드 화합물 중 어느 하나이다.
상기 화소 전극은 상기 드레인 콘택 홀에서 상기 드레인 전극과 사이드 콘택시키며, 상기 스토리지 콘택 홀에서 상기 소오스/드레인 전극 패턴과 사이드 콘택시켜 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 어레이 기판 및 이의 형성 방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 일 화소를 나타낸 평면도이며, 도 4는 도 3의 Ⅱ~Ⅱ' 선상의 구조 단면도이다.
도 3 및 도 4와 같이, 본 발명의 박막 트랜지스터 어레이 기판은 기판(30) 상에 서로 수직으로 교차하여 화소 영역을 정의하는 게이트 라인(31) 및 데이터 라인(32)과, 상기 게이트 라인(31)과 데이터 라인(32)의 교차부에 형성된 박막 트랜지스터(TFT)와, 상기 박막 트랜지스터의 드레인 전극(32b)과 드레인 콘택 홀(40a)에서 전기적으로 연결된 화소 전극(33)과, 상기 게이트 라인(31)의 소정 부분과 화소 전극(33)이 오버랩되는 부분에 형성되는 스토리지 캐패시터 및 상기 드레인 콘택 홀(40a) 하부에 형성된 게이트 전극 패턴(31b)을 포함하여 이루어진다. 여기서, 상기 게이트 전극 패턴(31b)은 상기 게이트 라인(31)과 동일층이다.
상기 박막 트랜지스터의 상기 드레인 전극(32b) 상부에는 상기 드레인 전극 홀(40a)과, 상기 스토리지 캐패시터 부위에 스토리지 콘택 홀(40b)을 구비한 보호막(36)이 더 포함된다.
상기 보호막(36)은 BCB(Benzo-cyclo Butene), 포토 아크릴(photo acryl), 폴리아미드(polyamide) 화합물 등의 유기 절연막이다.
상기 화소 전극(33)은 상기 드레인 콘택 홀(40a)에서 상기 드레인 전극(32b)과 사이드 콘택(side contact)되며, 상기 스토리지 콘택 홀(40b)에서 상기 소오스/드레인 전극 패턴(32c)과 사이드 콘택(side contact)된다.
상기 박막 트랜지스터는 상기 게이트 라인(31)으로부터 돌출되어 형성된 게이트 전극(31a)과, 상기 게이트 전극(31a)을 덮도록 형성된 제 1 반도체층(34)과, 상기 반도체층(34)의 양측에 서로 소정 간격 이격하여 형성된 소오스 전극(32a) 및 드레인 전극(32b)을 포함하여 이루어진다. 이 때, 상기 반도체층(34)은 비정질 실리콘층(34a)과, n+층(34b)이 적층되어 이루어진 것이며, 상기 n+층(34b)은 채널 부위에서 제거되어 있다.
상기 스토리지 캐패시터는 상기 게이트 라인(31)의 소정 부분과, 상기 게이트 라인(31)의 소정 부분과 오버랩되도록 그 상부에 형성된 소오스/드레인 전극 패턴(32c)과, 상기 소오스/드레인 전극 패턴(32c)과 스토리지 콘택홀(40b)에서 사이드 콘택된 화소 전극(33)과, 상기 게이트 라인(31) 및 소오스/드레인 전극 패턴(32c) 사이에 형성된 게이트 절연막(35)을 포함하여 이루어진다. 여기서 상기 소오스/드레인 전극 패턴(32c) 하부에는 제 2 반도체층(34a, 34b)이 남아있다.
여기서, 각각 드레인 전극(32b) 및 소오스/드레인 전극 패턴(32c)과 화소 전극을 연결시키기 위해 상기 보호막(36)을 선택적으로 제거한 드레인 콘택 홀(40a) 및 스토리지 콘택 홀(40b)은 정 테이퍼(positive taper)의 형상이다. 이는 상기 콘택 홀들(40a, 40b)을 형성하는 보호막(36) 제거 공정시 상기 콘택홀들(40a, 40b)의 하부의 물질층이 동일하여, 거의 동일한 단차를 유지하기 때문이다.
도 5a 내지 도 5f는 본 발명의 박막 트랜지스터 어레이 기판의 형성 방법을 나타낸 공정 단면도이다.
본 발명의 박막 트랜지스터 어레이 기판의 형성 방법은 먼저, 도 5a와 같이, 기판(30) 상에 금속 물질을 증착한 후, 이를 선택적으로 제거하여 게이트 라인(31), 상기 게이트 라인(31)에서 돌출된 게이트 전극(31a) 및 상기 게이트 전극(31a)과 소정 간격 이격하여 게이트 전극 패턴(31b)을 형성한다.
도 5b와 같이, 상기 게이트 라인(31)을 포함한 기판 전면에 게이트 절연막(35)을 증착한다.
도 5c와 같이, 상기 게이트 절연막 상부에 비정질 실리콘층(34a), n+층(34b)을 전면 증착한다.
이어, 상기 n+층(34b), 비정질 실리콘층(34a)을 선태적으로 제거하여 상기 게이트 전극(31a) 및 상기 게이트 전극 패턴(31b)을 모두 덮는 형상의 제 1 영역과, 상기 게이트 라인 상의 소정 부분에 오버랩하는 제 2 영역의 반도체층(34a, 34b)을 남긴다.
도 5d와 같이, 상기 제 1, 제 2 영역 반도체층(34a, 34b)을 포함한 상기 게이트 절연막(35) 전면에 금속 물질을 증착한 후, 이를 선택적으로 제거하여, 상기 게이트 라인(31)과 수직으로 교차하는 데이터 라인(32), 상기 데이터 라인(32)에서 돌출되는 소오스 전극(32a), 상기 소오스 전극(32a)과 소정 간격 이격된 드레인 전극(32b) 및 상기 제 2 영역의 반도체층(34a, 34b) 상부를 덮는 소오스/드레인 전극 패턴(32c)을 형성한다. 이러한 금속 물질의 패터닝시, 상기 제 1 영역의 반도체층(34a, 34b)의 채널 상부에 해당하는 부위의 금속물질도 제거하는데, 이 때, 상기 n+층(34b)이 모두 제거되어 비정질 실리콘층(34a)이 노출될 수 있도록 과식각(overetch)하여 패터닝 공정을 진행하도록 한다. 이와 같은 패터닝 공정 후 상기 제 1 영역에 남아있는 반도체층을 제 1 반도체층(34)이라 하며, 상기 제 2 영역의 반도체층을 제 2 반도체층이라 한다.
도 5e와 같이, 상기 데이터 라인(32)을 포함한 상기 게이트 절연막 전면(35)에 보호막(36)을 형성한다.
상기 보호막(36)은 BCB, 포토 아크릴, 폴리아미드 화합물 등의 유기 절연막이다.
이어, 상기 보호막(36)을 선택적으로 제거하여 각각 제 1 반도체층, 제 2 반도체층을 노출시키는 드레인 콘택 홀(40a) 및 스토리지 콘택 홀(40b)을 형성한다.
이러한 상기 드레인 콘택 홀(40a) 및 스토리지 콘택 홀(40b) 형성은 상기 보호막(36)을 건식각하여 이루어지는 데, 이 때, 상기 드레인 콘택 홀(40a) 및 스토리지 콘택 홀(40b) 하부를 동일하게 형성하여 단차를 없애 각 콘택 홀(40a, 40b)이 정테이퍼를 갖도록 형성한다.
도 5f와 같이, 상기 드레인 콘택 홀(40a) 및 스토리지 콘택 홀(40b)을 포함한 상기 보호막(36) 전면에 투명 전극을 증착한후, 이를 선택적으로 제거하여 상기 드레인 콘택 홀(40a)을 통해 상기 드레인 전극(32b)과 만나며, 상기 스토리지 콘택 홀(40b)을 통해 상기 소오스/드레인 전극 패턴(32c)과 만나는 화소 전극(33)을 형성한다.
이러한 증착, 패터닝 공정 후, 상기 화소 전극(33)은 상기 드레인 콘택 홀(40a) 내에서 상기 드레인 전극(32b)과 사이드 콘택(side contact)되며, 상기 스토리지 콘택 홀(40b)에서 상기 소오스/드레인 전극 패턴(33b)과 사이드 콘택된다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 형성 방법은 다음과 같은 효과가 있다.
첫째, 양호한 테이퍼 특성을 갖는 스토리지 콘택 홀 하부와 동일 층이 형성되도록 드레인 콘택 홀 하부에 게이트 전극 패턴을 더 형성하여 둠으로써, 스토리지 콘택 홀과 드레인 콘택 홀의 단차를 줄여 균일성을 향상시킬 수 있다.
둘째, 이와 같이 단차를 없앰으로써, BCB와 같은 두께가 두꺼운 유기 절연막을 건식각하여 이루어지는 드레인 콘택 홀과 스토리지 콘택 홀이 정테이퍼(positive taper)를 가질 수 있게 하여 약 휘점(point defect)이 발생하는 것을 방지할 수 있다.
셋째, 또한 단차를 없앰으로써 각 콘택 홀 형성시 발생하는 언더 컷(Undercut) 현상을 줄일 수 있다.
도 1은 종래의 박막 트랜지스터 어레이 기판의 일 화소를 나타낸 평면도
도 2는 도 1의 I~I' 선상의 구조 단면도
도 3은 본 발명의 박막 트랜지스터 어레이 기판의 일 화소를 나타낸 평면도
도 4는 도 3의 Ⅱ~Ⅱ' 선상의 구조 단면도
도 5a 내지 도 5f는 본 발명의 박막 트랜지스터 어레이 기판의 형성 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
30 : 하부 기판 31 : 게이트 라인
31a : 게이트 전극 32 : 데이터 라인
32a : 소오스 전극 32b : 드레인 전극
32c : 소오스/드레인 금속 33 : 화소 전극
34 : 반도체층 34a : 비정질 실리콘층
34b : n+층 35 : 게이트 절연막
36 : 보호막 40a : 드레인 콘택홀
40b : 스토리지 콘택홀

Claims (12)

  1. 기판 상에 서로 수직으로 교차하여 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터의 드레인 전극과 드레인 콘택 홀에서 전기적으로 연결된 화소 전극;
    상기 게이트 라인의 소정 부분과 화소 전극의 오버랩되는 부분에 형성되는 스토리지 캐패시터; 및
    상기 드레인 콘택 홀 하부에 형성된 게이트 전극 패턴을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 게이트 전극 패턴은 상기 게이트 라인과 동일층인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1항에 있어서,
    상기 박막 트랜지스터의 상기 드레인 전극 상부에는 상기 드레인 전극 홀과, 상기 스토리지 캐패시터 부위에 스토리지 콘택 홀을 구비한 보호막이 더 포함됨을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1항에 있어서,
    상기 보호막은 유기 절연막인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 4항에 있어서,
    상기 유기 절연막은 BCB, 포토 아크릴, 폴리아미드 화합물 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 3항에 있어서,
    상기 화소 전극은 상기 드레인 콘택 홀에서 상기 드레인 전극과 사이드 콘택되며, 상기 스토리지 콘택 홀에서 상기 소오스/드레인 전극 패턴과 사이드 콘택됨을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 1항에 있어서,
    상기 박막 트랜지스터는
    상기 게이트 라인으로부터 돌출되어 형성된 게이트 전극;
    상기 게이트 전극을 덮도록 형성된 반도체층;
    상기 반도체층의 양측에 서로 소정 간격 이격하여 형성된 소오스 전극 및 드레인 전극을 포함하여 이루어짐을 특징으로 하는 액정 표시 장치.
  8. 제 1항에 있어서,
    상기 스토리지 캐패시터는
    상기 게이트 라인의 소정 부분;
    상기 게이트 라인의 소정 부분과 오버랩되도록 그 상부에 형성된 소오스/드레인 전극 패턴;
    상기 소오스/드레인 전극 패턴과 스토리지 콘택홀에서 사이드 콘택된 화소 전극;
    상기 게이트 라인 및 소오스/드레인 전극 패턴 사이에 형성된 게이트 절연막을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 기판 상에 게이트 라인, 상기 게이트 라인에서 돌출된 게이트 전극 및 상기 게이트 전극과 소정 간격 이격하여 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 라인을 포함한 기판 전면에 게이트 절연막을 증착하는 단계;
    상기 게이트 전극 및 상기 게이트 전극 패턴을 덮도록 제 1 반도체층과 상기 게이트 라인 상의 소정 부분에 오버랩하는 제 2 반도체층을 형성하는 단계;
    상기 게이트 라인과 수직으로 교차하는 데이터 라인, 상기 데이터 라인에서 돌출되는 소오스 전극, 상기 소오스 전극과 소정 간격 이격된 드레인 전극 및 상기 제 2 반도체층 상부를 덮는 소오스/드레인 전극 패턴을 형성하는 단계;
    상기 데이터 라인을 포함한 상기 게이트 절연막 전면에 보호막을 형성하는 단계;
    상기 보호막을 선택적으로 제거하여 각각 제 1 반도체층, 제 2 반도체층을 노출시키는 드레인 콘택 홀 및 스토리지 콘택 홀을 형성하는 단계; 및
    상기 드레인 콘택 홀을 통해 상기 드레인 전극과 만나며, 상기 스토리지 콘택 홀을 통해 상기 소오스/드레인 전극 패턴과 만나는 화소 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판의 형성 방법.
  10. 제 9항에 있어서,
    상기 보호막은 유기 절연막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 형성 방법.
  11. 제 10항에 있어서,
    상기 유기 절연막은 BCB, 포토 아크릴, 폴리아미드 화합물 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 형성 방법.
  12. 제 9항에 있어서,
    상기 화소 전극은 상기 드레인 콘택 홀에서 상기 드레인 전극과 사이드 콘택시키며, 상기 스토리지 콘택 홀에서 상기 소오스/드레인 전극 패턴과 사이드 콘택시켜 형성함을 특징으로 하는 박막 트랜지스터 어레이 기판의 형성 방법.
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* Cited by examiner, † Cited by third party
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US8455877B2 (en) 2009-03-19 2013-06-04 Au Optronics Corporation Thin film transistor array substrate
US8598581B2 (en) 2008-07-25 2013-12-03 Samsung Display Co., Ltd. Thin film transistor substrate and method for manufacturing the same

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