KR20050068416A - 액정 패널의 게이트 드라이버 - Google Patents

Abstract

본 발명은 게이트 드라이버의 회로를 간소화하여 회로 면적 및 소비 전력을 절감할 수 있는 액정 패널의 게이트 드라이버를 제공하는 것이다.

이를 위하여, 본 발명에 따른 액정 패널의 게이트 드라이버는 입력 스타트 펄스를 순차적으로 쉬프트시키는 다수의 스테이지와, 다수의 스테이지 각각의 출력 신호를 다수의 제어 신호에 응답하여 다수의 쉬프트 신호로 시분할하여 공급하는 다수의 제어부를 구비하는 쉬프트 레지스터와; 레벨 쉬프트 신호를 공급하는 하나의 레벨 쉬프터와; 상기 쉬프트 레지스터의 쉬프트 신호와 상기 레벨 쉬프터의 레벨 쉬프트 신호에 응답하여 게이트 하이 전압 및 게이트 로우 전압을 선택적으로 해당 게이트 라인으로 출력하는 출력 버퍼를 구비한다.

Description

액정 패널의 게이트 드라이버{GATE DRIVER OF LIQUID CRYSTAL DISPLAY PANEL}

본 발명은 액정 표시 장치에 관한 것으로, 특히 소비 전력을 절감하면서 소면적을 위한 액정 패널의 게이트 드라이버에 관한 것이다.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭스를 갖는 액정 표시 패널과, 액정 표시 패널을 구동하기 위한 구동 회로를 구비한다.

구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(2)과, 액정 패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(4)와, 액정 패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(6)와, 게이트 드라이버(4)와 데이터 드라이버(6)의 구동 타이밍을 제어하기 위한 타이밍 제어부(8)를 구비한다.

액정 패널(2)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의되는 영역마다 형성된 화소들로 구성된 화소 매트릭스를 구비한다. 화소들 각각은 화소 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT)들을 구비한다.

박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔 신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀(Clc)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(Clc)에 충전된 화소 신호가 유지되게 한다.

액정셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통 전극과 박막 트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 그리고, 액정셀(Clc)은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터(미도시)를 더 구비한다. 이러한 액정셀(Clc)은 박막 트랜지스터(TFT)를 통해 충전되는 화소 신호에 따라 유전율 이방성을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다.

게이트 드라이버(4)는 타이밍 제어부(8)로부터의 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜 게이트 라인들(GL1 내지 GLm)에 순차적으로 게이트 하이 전압(VGH)의 스캔 펄스를 공급한다. 그리고, 게이트 드라이버(14)는 게이트 라인들(GL)에 게이트 하이 전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다. 이러한 게이트 드라이버(4)는 게이트 라인들(GL1 내지 DLn)을 분할하여 구동하기 위하여 도 2에 도시된 바와 같이 게이트 구동 IC(Integrated Circuit)들을 포함하게 된다.

데이터 드라이버(6)는 타이밍 제어부(8)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 드라이버(6)는 상기 소스 쉬프트 클럭(SSC)에 따라 입력되는 화소 데이터(RGB)를 상기 샘플링 신호에 따라 래치한 후 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 라인 단위로 공급한다. 데이터 드라이버(6)는 서로 다른 감마 전압들을 이용하여 라인 단위로 공급되는 화소 데이터(RGB)를 아날로그 화소 신호로 변환하여 데이터 라인들(DL1 내지 DLm)에 공급한다. 여기서, 데이터 드라이버(6)는 상기 화소 데이터를 화소 신호로 변환할 때 타이밍 제어부(8)로부터의 극성 제어 신호(POL)에 응답하여 그 화소 신호의 극성을 결정하게 된다. 이러한 데이터 드라이버(6)는 데이터 라인들(DL1 내지 DLm)을 분할하여 구동하기 위한 다수개의 데이터 구동 IC들을 포함하게 된다.

타이밍 제어부(8)는 게이트 드라이버(4)를 제어하는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC) 등을 발생하고, 데이터 드라이버(6)를 제어하는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 출력 이네이블 신호(SOE), 극성 제어 신호(POL) 등을 발생한다. 이 경우, 타이밍 제어부(8)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 화소 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 상기 GSP, GSC, GOE, SSP, SSC, SOE, POL 등과 같은 제어신호들을 생성하게 된다.

도 2는 도 1에 도시된 게이트 드라이버(4)의 내부 구성을 도시한 블록도이다.

도 2에 도시된 게이트 드라이버는 입력 스타트 펄스를 쉬프트시켜 스캔 펄스(SP)를 발생하는 쉬프트 레지스터(10)와, 쉬프트 레지스터(10)로부터의 스캔 펄스(SP)를 레벨 쉬프팅하여 출력하는 레벨 쉬프터부(12), 레벨 쉬프터부(12)와 게이트 라인 사이에 접속된 출력 버퍼(14)를 구비한다.

쉬프트 레지스터(10)는 도 3에 도시된 바와 같이 스타트 펄스(SP)의 입력 라인에 종속적으로 접속된 다수개의 D-플립플롭(이하, D-FF)(16)를 구비한다. 다수의 D-FF(16)는 스타트 펄스(SP)를 클럭 신호(CLK)(즉, 게이트 쉬프트 클럭)에 응답하여 순차적으로 쉬프트시켜 출력 신호(S1, S2, ...)로 공급한다. D-FF(16)의 출력 신호(S1, S2, ...)는 레벨 쉬프터부(12)로 출력됨과 아울러 다음단 D-FF(16)의 입력 신호로 공급된다.

레벨 쉬프터부(12)는 쉬프트 레지스터(10)의 출력 신호(S1, S2, ...)에 응답하여 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL) 중 어느 하나를 출력한다.

출력 버퍼부(14)는 레벨 쉬프터부(12)로부터의 출력 신호를 완충하여 게이트 신호(G1 내지 Gm)를 게이트 라인(GL1 내지 GLn)으로 공급한다.

이러한 게이트 드라이버(4)는 n개의 게이트 라인(GL1 내지 GLn)을 각각 구동하기 위해서는 n개의 D-FF(12), n개의 레벨 쉬프터, n개의 출력 버퍼(16)를 구비해야만 하므로 회로 면적 및 소비 전력이 큰 단점을 갖는다. 또한, 해상도가 증가하면 게이트 라인과 함께 D-FF(12), 레벨 쉬프터, 출력 버퍼(16)의 수가 증가해야만 하므로 종래 게이트 드라이버(4)의 큰 회로 면적 및 소비 전력은 문제가 된다.

특히, 레벨 쉬프터는 도 4와 같이 크로스 커플(Cross Couple) 구조로 되어 항상 쇼트 전류가 흐르고 있기 때문에 소비 전력을 많이 소모하게 된다. 도 4를 참조하면, 레벨 쉬프터의 입력 신호(IN)로 하이 상태의 전압이 제1 및 제2 인버터(INV1, INV2)를 통해 공급되면 제1 NMOS 및 제2 PMOS 트랜지스터(NT1, PT2)이 턴-온되어 고전위 구동 전압(VDD)이 출력 전압(OUT)으로 출력된다. 그리고, 입력 신호(IN)로 로우 상태의 전압이 공급되면 제2 NMOS 및 제1 PMOS 트랜지스터(NT2, PT1)가 턴-온되어 저전위 구동 전압(VSS)이 출력 전압(OUT)을 출력된다. 이렇게, 종래의 레벨 쉬프터는 항상 쇼트 전류가 흐르고 있기 때문에 소비 전력을 많이 소모하게 된다.

따라서, 본 발명의 목적은 게이트 드라이버의 회로를 간소화하여 회로 면적 및 소비 전력을 절감할 수 있는 액정 패널의 게이트 드라이버를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정 패널의 게이트 드라이버는 입력 스타트 펄스를 순차적으로 쉬프트시키는 다수의 스테이지와, 다수의 스테이지 각각의 출력 신호를 다수의 제어 신호에 응답하여 다수의 쉬프트 신호로 시분할하여 공급하는 다수의 제어부를 구비하는 쉬프트 레지스터와; 레벨 쉬프트 신호를 공급하는 하나의 레벨 쉬프터와; 상기 쉬프트 레지스터의 쉬프트 신호와 상기 레벨 쉬프터의 레벨 쉬프트 신호에 응답하여 게이트 하이 전압 및 게이트 로우 전압을 선택적으로 해당 게이트 라인으로 출력하는 출력 버퍼를 구비한다.

상기 다수의 제어부 중 어느 하나의 제어부는 상기 다수의 제어 신호를 각각 입력하고, 상기 다수의 스테이지 출력 신호 중 어느 하나의 출력 신호를 공통으로 입력하여 논리 연산하는 다수의 논리 연산기를 구비한다.

상기 제어부는 다수의 제어 신호의 펄스폭에 따라 상기 쉬프트 신호의 펄스폭을 조절하여 공급한다.,

상기 다수의 제어 신호는 특정 전압이 상호 이격되도록 순차적으로 공급된다.

상기 레벨 쉬프터는 상기 쉬프트 레지스터의 쉬프트 신호와 동기되는 레벨 쉬프트 신호를 공급한다.

상기 출력 버퍼는 상기 레벨 쉬프트 신호의 제어에 의해 상기 쉬프트 신호를 공급하는 스위치와; 상기 게이트 하이 전압 및 게이트 로우 전압의 공급 라인 사이에 직렬 접속되어 상기 레벨 쉬프트 신호 및 상기 쉬프트 신호 각각에 의해 제어되는 제1 PMOS 및 제1 NMOS 트랜지스터와; 상기 게이트 하이 전압 및 게이트 로우 전압의 공급 라인 사이에 직렬 접속되어 상기 제1 PMOS 및 제1 NMOS 트랜지스터 사이의 노드에 의해 제어되는 제2 PMOS 및 제2 NMOS 트랜지스터를 구비한다.

상기 출력 버퍼는 상기 스위치와 상기 제1 NMOS 트랜지스터의 게이트 단자에 사이에 병렬 접속된 캐패시터를 추가로 구비한다.

상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시예를 도 5 내지 도 9를 참조하여 상세하게 설명하기로 한다.

도 5는 본 발명의 실시 예에 따른 액정 패널의 게이트 드라이버를 도시한 블록도이다.

도 5에 도시된 게이트 드라이버는 쉬프트 레지스터(20)와, 쉬프트 레지스터(20)의 출력 신호와 레벨 쉬프터(22)의 출력 신호(LS)에 응답하여 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 선택적으로 출력하는 다수의 출력 버퍼들(24)을 구비한다.

쉬프트 레지스터(20)는 도 6에 도시된 바와 같이 스타트 펄스(SP)의 입력 라인에 종속 접속된 다수의 D-FF(26)과, D-FF(26)의 출력 신호(MS)를 k개의 제어 신호(C0 내지 Ck)와 논리 조합하여 순차 구동되는 k개씩의 출력 신호를 출력하는 제어부(28)를 구비한다. 이 제어부(28)에 의해 D-FF(26)의 갯수를 1/k로 줄일 수 있게 된다.

다수의 D-FF(26)은 스타트 펄스(SP)를 클럭 신호(CLK)에 응답하여 순차적으로 쉬프트시켜 출력한다.

제어부(26)는 D-FF(26)의 출력 신호를 k개의 제어 신호(C0 내지 Ck)와 논리 조합하여 순차 구동되는 k개의 출력 신호를 출력한다. 이를 위하여, 제어부(28)는 도 7에 도시된 바와 같이 D-FF(26)의 출력 신호와, 제1 내지 제k 제어 신호(C1 내지 Ck) 각각을 AND 연산하여 k개의 출력 라인으로 공급하는 제1 내지 제k AND 게이트(AND1 내지 ANDk)를 구비한다. 제1 내지 제k 제어신호(C1 내지 Ck) 각각은 도 8에 도시된 바와 같이 순차적으로 하이 상태의 전압을 갖도록 공급된다. 이에 따라, 제1 내지 제k AND 게이트(AND1 내지 ANDk)는 해당 D-FF(26)의 출력 신호(MS)가 하이 상태인 기간에 제1 내지 제k 제어 신호(C1 내지 Ck)에 응답하여 순차적으로 하이 상태를 갖는 k개의 출력 신호(S1 내지 Sk)를 공급하게 된다. 이러한 k개의 출력 신호(S11 내지 S1k)는 각각의 출력 버퍼(24)를 경유하여 k개의 게이트 라인으로 공급되므로 k개의 게이트 라인을 순차 구동할 수 있게 된다. 이때, k개의 게이트 라인에 공급되어질 k개의 출력 신호(S1 내지 Sk)의 펄스 폭은 제1 내지 제k 제어 신호(C1 내지 Ck)의 펄스 폭에 의해 제어된다. 다시 말하여, 제1 내지 제k 제어 신호(C1 내지 Ck)의 펄스폭을 조절하여 게이트 라인에 공급되어질 출력 신호(S1 내지 Sk)의 펄스폭을 제어할 수 있게 된다. 이 경우, 도 8과 같이 제1 내지 제k 제어 신호(C1 내지 Ck)는 하이 상태의 펄스 폭이 상호 이격되도록 공급된다.

이와 같이, D-FF(26)의 출력 라인과 접속된 하나의 제어부(26)가 k개씩의 게이트 라인을 구동하기 위한 k개의 출력 신호(S1 내지 Sk)를 출력하게 되므로 쉬프트 레지스터(20)는 D-FF(26)의 수를 1/k로 감소시킬 수 있게 된다.

레벨 쉬프터(22)는 쉬프트 레지스터(20)의 출력 신호와 동기되는 레벨 쉬프트 신호(LS)를 출력 버퍼(24)에 공통으로 공급한다. 이에 따라, 쉬프트 레지스터(20)의 출력 라인과 게이트 라인 사이에 접속된 출력 버퍼(24)는 쉬프트 레지스터(20)의 출력 신호와 레벨 쉬프터(22)의 레벨 쉬프트 신호(LS)에 응답하여 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 게이트 라인으로 출력한다.

출력 버퍼(24)는 도 9에 도시된 바와 같이 인버터(INV1)를 통해 공급된 레벨 쉬프트 신호(LS)에 응답하여 쉬프트 레지스터(20)의 쉬프트 신호(Si)를 공급하는 스위치(SW)와, 제1 및 제2 구동 전압(VDD, VSS)의 공급 라인 사이에 직렬 접속되어 레벨 쉬프트 신호(LS)와 쉬프트 신호(Si) 각각에 의해 제어되는 제1 PMOS 및 제1 NMOS 트랜지스터(PT1, NT1)와, 제1 및 제2 구동 전압(VDD, VSS)의 공급 라인 사이에 직렬 접속되어 제1 PMOS 및 제1 NMOS 트랜지스터(PT1, NT1) 사이의 노드에 제어되는 제2 PMOS 및 제2 NMOS 트랜지스터(PT2, NT2)를 구비한다. 여기서, 제1 구동 전압(VDD)으로는 게이트 하이 전압(VGH)을, 제2 구동 전압(VSS)으로는 게이트 로우 전압(VGL)이 공급된다.

쉬프트 신호(Si)와 레벨 쉬프트 신호(LS)가 하이 상태인 경우, 제1 PMOS 트랜지스터(PT1)의 게이트 단자에는 제1 및 제2 인버터(INV1, INV2)를 경유해 공급된 하이 상태의 레벨 쉬프트 신호(LS)가, 제1 NMOS 트랜지스터(NT1)의 게이트 단자에는 레벨 쉬프트 신호(LS)에 턴-온된 스위치(SW)를 통해 하이 상태의 쉬프트 신호(Si)가 공급된다. 이에 따라, 제1 PMOS 트랜지스터(PT1)는 턴-오프되고, 제1 NMOS 트랜지스터(NT1)가 턴-온되므로 그들 사이의 노드에는 게이트 로우 전압(VGL)이 공급된다. 그리고, 제1 PMOS 및 제1 NMOS 트랜지스터(PT1, NT2) 사이의 노드로 공급된 게이트 로우 전압(VGL)에 의해 되어 제2 PMOS 트랜지스터(PT2)가 턴-온되어 게이트 라인(Gi)에는 게이트 하이 전압(VGH)가 공급된다.

반면에, 쉬프트 신호(Si)와 레벨 쉬프트 신호(LS)가 로우 상태인 경우, 제1 PMOS 트랜지스터(PT1)의 게이트 단자에는 제1 및 제2 인버터(INV1, INV2)를 경유해 공급된 로우 상태의 레벨 쉬프트 신호(LS)가, 제1 NMOS 트랜지스터(NT1)의 게이트 단자에는 레벨 쉬프트 신호(LS)에 턴-온된 스위치(SW)를 통해 로우 상태의 쉬프트 신호(Si)가 공급된다. 이에 따라, 제1 NMOS 트랜지스터(NT1)는 턴-오프되고, 제1 PMOS 트랜지스터(PT1)가 턴-온되므로 그들 사이의 노드에는 게이트 하이 전압(VGH)이 공급된다. 그리고, 제1 PMOS 및 제1 NMOS 트랜지스터(PT1, NT2) 사이의 노드로 공급된 게이트 하이 전압(VGH)에 의해 되어 제2 NMOS 트랜지스터(NT2)가 턴-온되어 게이트 라인(Gi)에는 게이트 로우 전압(VGL)이 공급된다.

여기서, 스위치(SW)와 제1 NMOS 트랜지스터(NT1) 사이에는 캐패시터(C)가 병렬 접속되어 제1 NMOS 트랜지스터(NT1)의 게이트 단자로 입력되는 쉬프트 신호(Si)의 트랜지션 시점을 제1 PMOS 트랜지스터(PT1)의 게이트 단자로 입력되는 레벨 쉬프트 신호(LS)의 트랜지션 시점과 어긋나게 한다. 이에 따라, 제1 PMOS 및 제1 NMOS 트랜지스터(PT1, NT1)가 레벨 쉬프트 신호(LS) 및 쉬프트 신호(Si)의 트랜지션 시점이 일치하여 동시에 턴-온되어 쇼트 커런트가 흐르는 것을 방지할 수 있게 된다.

이에 따라, 출력 버퍼(24)에서는 상반되게 턴-온되는 PMOS 트랜지스터(P11, PT2) 및 NMOS 트랜지스터(NT1, NT2)에 의해 전류 패스가 차단되므로 소비 전력을 절감할 수 있게 된다.

이와 같이, 출력 버퍼(24)는 쉬프트 레지스터(20)의 출력 신호(Si)와 동기하여 레벨 쉬프터(22)로부터 공급되는 레벨 쉬프트 신호(LS)에 의해 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 선택적으로 게이트 라인(Gi)으로 공급하게 된다. 이렇게 레벨 쉬프트 기능을 하는 출력 버퍼(24)에 의해 게이트 드라이버는 하나의 레벨 쉬프터(22)만을 구비하면 되므로, 출력 채널마다 레벨 쉬프터를 구비해야 했던 종래의 게이트 드라이버와 대비하여 회로를 간소화시킬 수 있게 된다. 또한, 기존의 레벨 쉬프터는 버퍼를 포함하여 약 8~10개의 하이 전압 소자와, 4개 정도의 로우 전압 소자를 사용하였던 반면, 도 8에 도시된 출력 버퍼는 하이 전압 소자만 5~7개 정도만을 필요로 하므로 더욱 간소화된다.

상술한 바와 같이, 본 발명에 따른 게이트 드라이버는 쉬프트 레지스터의 D-FF의 수를 1/k로 줄일 수 있음과 아울러 하나의 레벨 쉬프터만을 구비하므로 회로를 단순화시킬 수 있게 된다. 이에 따라, 회로 면적을 감소시킬 수 있고 소비 전력을 절감할 수 있게 된다.

또한, 본 발명에 따른 게이트 드라이버는 제어 신호를 이용하여 게이트 라인에 공급되어질 쉬프트 레지스터의 출력 신호의 펄스폭을 제어할 수 있으므로, 다양한 해상도의 액정 패널에 적용될 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

도 1은 종래의 액정 표시 장치를 개략적으로 도시한 도면.

도 2는 도 1에 도시된 게이트 드라이버의 내부 블록도.

도 3은 도 2에 도시된 쉬프트 레지스터의 상세 회로 블록도

도 4는 도 2에 도시된 레벨 쉬프터의 상세 회로도.

도 5는 본 발명의 실시 예에 따른 게이트 드라이버의 내부 블록도.

도 6은 도 5에 도시된 쉬프트 레지스터의 상세 회로 블록도.

도 7은 도 6에 도시된 제어부의 상세 회로도.

도 8은 도 7에 도시된 제어부의 구동 파형도.

도 9는 도 5에 도시된 출력 버퍼의 상세 회로도.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : 액정 패널 4 : 게이트 드라이버

6 : 데이터 드라이버 8 : 타이밍 제어부

10, 20 : 쉬프트 레지스터 12, 22 : 레벨 쉬프터

14, 24 : 출력 버퍼 16, 26 : D-FF

28 : 제어부

Claims (7)

1. 입력 스타트 펄스를 순차적으로 쉬프트시키는 다수의 스테이지와, 다수의 스테이지 각각의 출력 신호를 다수의 제어 신호에 응답하여 다수의 쉬프트 신호로 시분할하여 공급하는 다수의 제어부를 구비하는 쉬프트 레지스터와;

   레벨 쉬프트 신호를 공급하는 하나의 레벨 쉬프터와;

   상기 쉬프트 레지스터의 쉬프트 신호와 상기 레벨 쉬프터의 레벨 쉬프트 신호에 응답하여 게이트 하이 전압 및 게이트 로우 전압을 선택적으로 해당 게이트 라인으로 출력하는 출력 버퍼를 구비하는 것을 특징으로 하는 액정 패널의 게이트 드라이버.
2. 제 1 항에 있어서,

   상기 다수의 제어부 중 어느 하나의 제어부는

   상기 다수의 제어 신호를 각각 입력하고, 상기 다수의 스테이지 출력 신호 중 어느 하나의 출력 신호를 공통으로 입력하여 논리 연산하는 다수의 논리 연산기를 구비하는 것을 특징으로 하는 액정 패널의 게이트 드라이버.
3. 제 1 항에 있어서,

   상기 제어부는 다수의 제어 신호의 펄스폭에 따라 상기 쉬프트 신호의 펄스폭을 조절하여 공급하는 것을 특징으로 하는 액정 패널의 게이트 드라이버
4. 제 1 항에 있어서,

   상기 다수의 제어 신호는 특정 전압이 상호 이격되도록 순차적으로 공급된 것을 특징으로 하는 액정 패널의 게이트 드라이버.
5. 제 1 항에 있어서,

   상기 레벨 쉬프터는 상기 쉬프트 레지스터의 쉬프트 신호와 동기되는 레벨 쉬프트 신호를 공급하는 것을 특징으로 하는 액정 패널의 게이트 드라이버.
6. 제 1 항에 있어서,

   상기 출력 버퍼는

   상기 레벨 쉬프트 신호의 제어에 의해 상기 쉬프트 신호를 공급하는 스위치와;

   상기 게이트 하이 전압 및 게이트 로우 전압의 공급 라인 사이에 직렬 접속되어 상기 레벨 쉬프트 신호 및 상기 쉬프트 신호 각각에 의해 제어되는 제1 PMOS 및 제1 NMOS 트랜지스터와;

   상기 게이트 하이 전압 및 게이트 로우 전압의 공급 라인 사이에 직렬 접속되어 상기 제1 PMOS 및 제1 NMOS 트랜지스터 사이의 노드에 의해 제어되는 제2 PMOS 및 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 액정 패널의 게이트 드라이버.
7. 제 6 항에 있어서,

   상기 출력 버퍼는

   상기 스위치와 제1 NMOS 트랜지스터의 게이트 단자 사이에 병렬 접속된 캐패시터를 추가로 구비하는 것을 특징으로 하는 액정 패널의 게이트 드라이버.