KR20050067465A - Non-volatile memory device of sonos structure and method for fabrication of the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000008569 process Effects 0.000 claims abstract description 27
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 2
- 239000012686 silicon precursor Substances 0.000 claims description 2
- 238000000231 atomic layer deposition Methods 0.000 claims 2
- 239000012808 vapor phase Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 13
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000007667 floating Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000010405 reoxidation reaction Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- -1 silicon oxide nitride Chemical class 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910005889 NiSix Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
본 발명은 게이트 식각시 식각 데미지에 의한 SONOS 구조의 특성 열화를 방지할 수 있는 SONOS형 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상의 게이트 전극 형성 영역을 정의하는 더미패턴을 형성하는 단계; 상기 더미패턴 측벽에 스페이서를 형성하는 단계; 상기 더미패턴을 제거하여 상기 게이트 전극 형성 영역을 오픈시키는 단계; 상기 게이트 전극 형성 영역이 오픈된 전체 프로파일을 따라 ONO(제2산화막/질화막/제1산화막) 구조의 게이트 절연막을 차례로 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 전극 형성 영역을 매립하도록 게이트 전도막을 증착하는 단계; 상기 제1산화막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 및 상기 게이트 전극 형성 영역을 제외한 영역에서 상기 게이트 전도막과 상기 제2산화막과 상기 질화막 및 상기 제1산화막을 제거하여 상기 게이트 형성 영역에 게이트 전도막/제2산화막/질화막/제1산화막의 적층 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 SONOS형 비휘발성 메모리 소자 제조 방법을 제공한다.The present invention provides a method of manufacturing a SONOS type nonvolatile memory device capable of preventing the deterioration of characteristics of the SONOS structure due to etching damage during gate etching. To this end, the present invention provides a method for defining a gate electrode formation region on a substrate. Forming a dummy pattern; Forming a spacer on sidewalls of the dummy pattern; Removing the dummy pattern to open the gate electrode formation region; Sequentially forming a gate insulating film of an ONO (second oxide film / nitride film / first oxide film) structure along the entire profile of the gate electrode formation region; Depositing a gate conductive film to fill the gate electrode formation region on the gate insulating film; Performing a planarization process on a target to which the first oxide film is exposed; And removing the gate conductive film, the second oxide film, the nitride film, and the first oxide film in a region other than the gate electrode formation region, and stacking a gate conductive film / second oxide film / nitride film / first oxide film on the gate formation region. It provides a SONOS type nonvolatile memory device manufacturing method comprising the step of forming a gate electrode having a structure.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 SONOS(Silicon Oxide Nitride Oxide Silicon)형 비휘발성 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a silicon oxide nitride oxide silicon (SONOS) type nonvolatile memory device.
EEPROM은 작은 셀 사이즈와 제조 기술로 인한 저 비용과, 작은 프로그래밍 접압과 빠른 소거 및 쓰기 동작과 오랜 데이타 저장 능력(Retention) 및 신뢰성(Reliability 또는 Endurance) 등으로 인해 PDA(Personal Digital Assistance ) 등의 모바일 컴퓨터, 디지탈 카메라(Digital camera), PCS(Personal Communication System), 스마트 카드 등의 제품에 신호 처리(Signal processing)용 트랜지스터 또는 DRAM(Dynamic Random Access Memory) 대체용 메모리로 각광받고 있다.EEPROM is a mobile device such as PDA (Personal Digital Assistance) due to low cost due to small cell size and manufacturing technology, small programming pressure, fast erase and write operation, and long data retention and reliability or endurance. BACKGROUND ART Products, such as computers, digital cameras, personal communication systems (PCSs), and smart cards, have been spotlighted as memory for transistors for signal processing or dynamic random access memory (DRAM) replacements.
EEPROM(Electrically Erasable and Programmable Read Only Memory) 반도체 소자에는 두가지의 중요한 기술이 있다. 즉, 그것은 플로팅 게이트(Floating gate 또는 플래시) EEPROM과 SONOS(또는 플로팅 트랩) EEPROM이다.Electrically erasable and programmable read only memory (EEPROM) semiconductor devices have two important technologies. That is, it is a floating gate or flash EEPROM and a SONOS (or floating trap) EEPROM.
초기 EEPROM 개발시에는 SONOS 기술은 EEPROM의 큰 줄기(Main stream)로 인식되지 않았지만, 실리콘 질화막(SiN) 관련 기술의 발전으로 저전압 SONOS 기술은 플로팅 게이트 EEPROM 즉, 플래시 메모리의 대처 기술로 각광받고 있다.In the early EEPROM development, SONOS technology was not recognized as a main stream of EEPROM. However, with the development of silicon nitride film (SiN) -related technology, low-voltage SONOS technology has been spotlighted as a countermeasure for floating gate EEPROM, that is, flash memory.
플로팅 게이트 대비 SONOS의 장점은 단일 결함(Single defect)이 데이타 손실을 유발하지 않기 때문에 갖는 오랜 데이타 저장 능력(Endurance)이다.The advantage of SONOS over floating gates is its long data endurance, because a single defect does not cause data loss.
SONOS EEPROM과 플래시(Flash) 메모리의 차이점은 구조적인 측면에서, 플래시 메모리에서는 플로팅 게이트를 적용하여 이곳에 전하를 저장하는 반면, SONOS EEPROM에서는 질화막에 전하를 저장시키게 된다.The difference between SONOS EEPROM and Flash memory is that from a structural point of view, in flash memory, the floating gate is applied to store the charge there, while in SONOS EEPROM, the charge is stored in the nitride film.
플래시 메모리에서는 플로팅 게이트로 폴리실리콘을 사용하기 때문에 만약 이곳에 한개의 결함(Defect)이라도 존재한다면 전하의 리텐션 타임(Retention time)이 현저하게 떨어지는 반면, SONOS에서는 상술한 바와 같이 폴리실리콘 대신 질화막을 적용하기 때문에 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.In flash memory, polysilicon is used as the floating gate, so if any defect is present, the retention time of the charge drops significantly, whereas in SONOS, a nitride film is used instead of polysilicon as described above. The application has the advantage that the sensitivity to process defects is relatively small.
또한, 플래시 메모리에서 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(Tunnel oxide)을 적용하기 때문에 저전압 동작(Low voltage operation) 및 고속(High speed) 동작을 구현하는데 한계가 있다. 하지만, SONOS는 질화막 하부에 다이렉트 터널링 산화막(Direct tunneling oxide)을 적용하기 때문에 저전압, 저파워(Low power) 및 고속 동작의 메모리 소자의 구현이 가능하게 한다.In addition, since a tunnel oxide film having a thickness of about 70 GPa or more is applied to the lower portion of the floating gate in the flash memory, there is a limit in implementing low voltage operation and high speed operation. However, since SONOS applies a direct tunneling oxide under the nitride layer, it is possible to implement memory devices having low voltage, low power, and high speed operation.
도 1a 내지 도 1c는 종래기술에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 SONOS형 비휘발성 메모리 소자의 제조 공정을 살펴 본다.1A to 1C are cross-sectional views illustrating a manufacturing process of a SONOS type nonvolatile memory device according to the prior art, and a manufacturing process of a conventional SONOS type nonvolatile memory device will be described with reference thereto.
도 1a에 도시된 바와 같이, 기판(100)에 국부적으로 소자 분리막(101)을 형성한다. 소자 분리막(101)은 LOCOS(LOCal Oxidation of Silicon) 방식 또는 STI(Shallow Trench Isolation) 방식을 적용한다.As shown in FIG. 1A, the device isolation layer 101 is locally formed on the substrate 100. The device isolation layer 101 uses a LOCOS (LOCal Oxidation of Silicon) method or a STI (Shallow Trench Isolation) method.
이어서, 웰을 형성하는 바, 여기서는 웰 형성 공정을 생략한다. Subsequently, the well is formed, and the well forming step is omitted here.
이어서, 기판(100) 상에 터널링을 위한 제1산화막(102)과 전하 저장 전극용 질화막(103)과 장벽층으로 사용되는 제2산화막(104)을 차례로 증착한다. 산화막(104)은 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식을 이용하여 증착한다.Subsequently, the first oxide film 102 for tunneling, the nitride film 103 for the charge storage electrode, and the second oxide film 104 used as the barrier layer are sequentially deposited on the substrate 100. The oxide film 104 is deposited using chemical vapor deposition (hereinafter, referred to as CVD).
이어서, 도 1b에 도시된 바와 같이, 제2산화막(104) 상에 게이트 전도막(105)과 하드마스크용 절연막(106')을 증착한다.Subsequently, as shown in FIG. 1B, a gate conductive film 105 and an insulating film for hard mask 106 ′ are deposited on the second oxide film 104.
여기서, 게이트 전도막(105)으로는 주로 폴리실리콘막을 사용하며, 게이트 전도막(105) 증착 후, 게이트 전도막(105)의 극성을 결정하기 위해 P형 또는 N형의 물순물을 이온주입할 수 있다.Here, the polysilicon film is mainly used as the gate conductive film 105, and after the deposition of the gate conductive film 105, ion implantation of P-type or N-type water impurities is performed to determine the polarity of the gate conductive film 105. Can be.
이어서, 도 1c에 도시된 바와 같이, 하드마스크용 절연막(106') 상에 게이트 전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 마스크 패턴을 식각마스크로 하드마스크용 절연막(106')과 게이트 전도막(105)과 제2산화막(204)과 질화막(103) 및 제1산화막(102)을 식각하여 하드마스크(106)/게이트 전도막(105)/제2산화막(104)/질화막(103)/제1산화막(102)의 적층 구조를 갖는 게이트 전극을 형성한다. 마스크 패턴을 제거한 다음, 세정 및 재산화(Reoxidation) 공정을 실시한다.Subsequently, as shown in FIG. 1C, a mask pattern (not shown) for forming a gate electrode pattern is formed on the hard mask insulating layer 106 ′, and then the mask pattern is an etch mask. '), The gate conductive film 105, the second oxide film 204, the nitride film 103, and the first oxide film 102 are etched to etch the hard mask 106 / gate conductive film 105 / second oxide film 104. A gate electrode having a laminated structure of the nitride film 103 and the first oxide film 102 is formed. After the mask pattern is removed, a cleaning and reoxidation process is performed.
이어서, 이온주입 공정을 실시하여 게이트 전극 패턴의 측면에 얼라인된 기판(100)에 LDD 구조의 확산영역(107)을 형성한 다음, 게이트 전극 측면에 스페이서(108)를 형성하고, 이온주입을 실시하여 소오스/드레인(109)을 형성한다.Subsequently, an ion implantation process is performed to form the diffusion region 107 of the LDD structure in the substrate 100 aligned on the side of the gate electrode pattern, and then a spacer 108 is formed on the side of the gate electrode. To form the source / drain 109.
전술한 바와 같이, SONOS EEPROM은 게이트 절연막이 ONO(산화막/질화막/산화막) 구조인 것을 제외하면, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 같은 구조를 갖는다.As described above, the SONOS EEPROM has a structure similar to the MOSFET (Metal Oxide Semiconductor Field Effect Transistor), except that the gate insulating film has an ONO (oxide film / nitride film / oxide film) structure.
게이트의 피치 사이즈가 0.13㎛이하로 적용됨에 따라 게이트 식각시 플라즈마에 의한 식각 데미지는 소자의 신뢰성에 가장 나쁜 영향을 까치는 것 중의 하나이다.As the pitch size of the gate is applied to 0.13 μm or less, etching damage by plasma during gate etching is one of the worst effects on the reliability of the device.
SONOS 구조에서의 터널링 산화막은 20Å 정도의 아주 얇은 두께를 갖기 때문에 이러한 식각 데미지에 특히 취약하여 저장된 캐리어의 손실(Loss)에 의해 데이타 리텐션의 급격한 감소를 유발한다. 이에 이러한 게이트 식각시의 데미지를 완화시키기 위해, 일반적으로 MOSFET 구조에서는 게이트 패턴 형성 후 재산화 공정을 진행하여 즉, 게이트 저면의 에지(Gate bottom edge)의 식각 데미지에 의한 결함을 큐어링(Curing)할 뿐만아니라 게이트 에지 아래의 기판을 산화시켜 게이트 산화막보다 더 두꺼운 산화막을 형성하여(게이트 버즈 비크(Bird's beak)) 단채널에 의한 급격한 전계 증가를 억제하여 GIDL(Gate Induced Drain Leakage) 전류와 핫 캐리어에 의한 문턱 전압의 변화를 억제하여 왔다.Tunneling oxides in the SONOS structure are particularly susceptible to such etch damage because they have a very thin thickness of about 20 microseconds, leading to a sharp reduction in data retention due to the loss of stored carriers. Accordingly, in order to alleviate the damage during the gate etching, the MOSFET structure generally undergoes a reoxidation process after forming the gate pattern, that is, curing defects caused by etching damage at the gate bottom edge. In addition, the substrate under the gate edge is oxidized to form a thicker oxide film than the gate oxide film (Bird's beak), which suppresses the rapid increase of the electric field caused by the short channel, resulting in a gate induced drain leakage (GIDL) current and hot carrier. The change in the threshold voltage due to this has been suppressed.
그러나, 전술한 바와 같이 SONOS 구조의 특성상 이러한 MOSFET 방식의 해결책으로는 터널링 산화막의 손실을 보상하는 것이 힘들다.However, as described above, due to the characteristics of the SONOS structure, it is difficult to compensate for the loss of the tunneling oxide film using the MOSFET solution.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 게이트 식각시 식각 데미지에 의한 SONOS 구조의 특성 열화를 방지할 수 있는 SONOS형 비휘발성 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, it is an object of the present invention to provide a method for manufacturing a SONOS type nonvolatile memory device that can prevent the deterioration of characteristics of the SONOS structure by the etching damage during the gate etching. .
상기와 같은 목적을 달성하기 위해 본 발명은, 기판 상의 게이트 전극 형성 영역을 정의하는 더미패턴을 형성하는 단계; 상기 더미패턴 측벽에 스페이서를 형성하는 단계; 상기 더미패턴을 제거하여 상기 게이트 전극 형성 영역을 오픈시키는 단계; 상기 게이트 전극 형성 영역이 오픈된 전체 프로파일을 따라 ONO(제2산화막/질화막/제1산화막) 구조의 게이트 절연막을 차례로 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 전극 형성 영역을 매립하도록 게이트 전도막을 증착하는 단계; 상기 제1산화막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 및 상기 게이트 전극 형성 영역을 제외한 영역에서 상기 게이트 전도막과 상기 제2산화막과 상기 질화막 및 상기 제1산화막을 제거하여 상기 게이트 형성 영역에 게이트 전도막/제2산화막/질화막/제1산화막의 적층 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 SONOS형 비휘발성 메모리 소자 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a dummy pattern defining a gate electrode formation region on the substrate; Forming a spacer on sidewalls of the dummy pattern; Removing the dummy pattern to open the gate electrode formation region; Sequentially forming a gate insulating film of an ONO (second oxide film / nitride film / first oxide film) structure along the entire profile of the gate electrode formation region; Depositing a gate conductive film to fill the gate electrode formation region on the gate insulating film; Performing a planarization process on a target to which the first oxide film is exposed; And removing the gate conductive film, the second oxide film, the nitride film, and the first oxide film in a region other than the gate electrode formation region, and stacking a gate conductive film / second oxide film / nitride film / first oxide film on the gate formation region. It provides a SONOS type nonvolatile memory device manufacturing method comprising the step of forming a gate electrode having a structure.
본 발명은 SONOS형 EEPROM 소자에서도 0.13㎛ 이하에서 게이트 산화막의 식각 데미지를 억제할 수 있도록, 다마신 공정(Damascene process) 공정을 적용한다. 즉, ONO 구조의 게이트 절연막 형성 후 게이트 전극 패터닝 공정을 실시하던 일반적인 공정과는 달리 게이트 전극 패턴 영역에 더미 패턴을 형성한 후, 측벽 스페이서와 소스/드레인 이온주입을 실시한 후, 더미 패턴을 제거한 다음, ONO 구조의 게이트 절연막과 게이트 전도막을 증착하여 더미 패턴이 형성되어 있던 부분을 매립한 다음, 평탄화 공정을 실시함으로써, 건식 식각에 의해 발생되던 게이트 절연막의 데미지를 원천적으로 방지할 수 있다.In the present invention, a damascene process is applied to the SONOS type EEPROM device so as to suppress etching damage of the gate oxide film at 0.13 µm or less. That is, unlike the general process of performing the gate electrode patterning process after forming the gate insulating film of the ONO structure, the dummy pattern is formed in the gate electrode pattern region, the sidewall spacer and the source / drain ion implantation are performed, and then the dummy pattern is removed. The gate insulating film and the gate conductive film of the ONO structure are deposited to fill the portion where the dummy pattern is formed, and then the planarization process is performed, whereby the damage of the gate insulating film caused by the dry etching can be prevented.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 SONOS형 비휘발성 메모리 소자 제조 공정을 살펴 본다.2A to 2G are cross-sectional views illustrating a manufacturing process of a SONOS type nonvolatile memory device according to an exemplary embodiment of the present invention, and a process of manufacturing the SONOS type nonvolatile memory device according to the present invention will be described with reference to the drawings.
도 2a에 도시된 바와 같이, 기판(200)에 국부적으로 소자 분리막(201)을 형성한다. 소자 분리막(201)은 LOCOS 방식 또는 STI 방식을 적용한다. 이어서, 웰을 형성하는 바, 여기서는 웰 형성 공정을 생략한다. As shown in FIG. 2A, the device isolation layer 201 is locally formed on the substrate 200. The device isolation layer 201 uses a LOCOS method or an STI method. Subsequently, the well is formed, and the well forming step is omitted here.
이어서, 기판(200) 상에 더미막(202)을 형성한다.Next, a dummy film 202 is formed on the substrate 200.
더미막(202)은 후속의 다마신 공정을 이용하여 게이트 전극을 형성할 때 게이트 전극 영역을 정의하기 위한 것으로, 1000Å ∼ 3000Å의 두께로 형성하며, 실리콘 산화막인 SiOx(x= 1.5∼2.5)를 사용한다.The dummy film 202 is used to define the gate electrode region when the gate electrode is formed using a subsequent damascene process. The dummy film 202 is formed to have a thickness of 1000 Å to 3000 Å, and forms a silicon oxide film SiOx (x = 1.5 to 2.5). use.
SiOx는 SiCl6, SiCl4, SiCl2H2, SiH4, SiF 4, TEOS 및 SiF6로 이루어진 그룹으로부터 선택된 어느 하나의 실리콘 함유 가스와, N2O 또는 O2의 산소 함유 가스를 이용하여 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식으로 증착한다.SiOx is low pressure by using any one silicon-containing gas selected from the group consisting of SiCl 6 , SiCl 4 , SiCl 2 H 2 , SiH 4 , SiF 4 , TEOS and SiF 6 and an oxygen-containing gas of N 2 O or O 2 . It is deposited by a low pressure chemical vapor deposition (LPCVD) method.
이어서, 도 2b에 도시된 바와 같이, 더미막(202) 상에 게이트 전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 마스크 패턴을 식각마스크로 더미막(202)을 식각하여 게이트 전극 패턴 영역을 정의하는 더미 패턴(202')을 형성한다.Subsequently, as shown in FIG. 2B, a mask pattern (not shown) for forming a gate electrode pattern is formed on the dummy film 202, and then the dummy film 202 is etched using the mask pattern as an etch mask. A dummy pattern 202 'defining an electrode pattern region is formed.
이 때, 포토리소그라피 공정에서의 마진을 확보하기 위해 마스크 패턴 전에 아크(ARC; Anti-Reflective Coating)층을 추가로 형성할 수 있으며, 이러한 아크층으로는 실리콘 산화질화막을 사용하여 100Å ∼ 1000Å 정도의 두께로 형성한다.In this case, in order to secure a margin in the photolithography process, an arc (ARC) layer may be additionally formed before the mask pattern, and the arc layer may be formed using a silicon oxynitride film to have a thickness of about 100 kPa to 1000 kPa. Form to thickness.
한편, 더미패턴(202') 형성 후 후속 공정에 의해 기판(200) 표면이 노출되는 것을 방지하기 위해 O2 분위기에서 노출된 기판(200) 표면을 산화시킬 수 있다.Meanwhile, in order to prevent the surface of the substrate 200 from being exposed by a subsequent process after forming the dummy pattern 202 ′, the exposed surface of the substrate 200 may be oxidized in an O 2 atmosphere.
이어서, 도 2c에 도시된 바와 같이, 이온주입 공정을 실시하여 더미 패턴(202')의 측면에 얼라인된 기판(200)에 LDD 확산층(203)을 형성한 다음, 더미패턴(202') 측벽에 질화막 계열을 이용하여 스페이서(204)를 형성한다.Subsequently, as illustrated in FIG. 2C, the LDD diffusion layer 203 is formed on the substrate 200 aligned with the side of the dummy pattern 202 ′ by performing an ion implantation process, and then the sidewalls of the dummy pattern 202 ′ are formed. The spacer 204 is formed using a nitride film series.
이어서, 이온주입을 실시하여 스페이서(204)에 얼라인된 기판(200)에 소오스/드레인(205)을 형성한다.Subsequently, ion implantation is performed to form the source / drain 205 on the substrate 200 aligned with the spacer 204.
한편, 후속의 터널 산화막 형성시 특성 열화를 방지하기 위해 소오스/드레인(205)과 LDD 확산층(203) 형성 공정은 생략하고 진행할 수 있다. 이 경우에는 후속 공정에 게이트 전극을 형성한 다음, 이온주입을 실시하여 형성한다.On the other hand, the source / drain 205 and the LDD diffusion layer 203 forming process may be omitted in order to prevent deterioration of properties during subsequent tunnel oxide film formation. In this case, the gate electrode is formed in a subsequent step, followed by ion implantation.
이어서, 도 2d에 도시된 바와 같이, 더미패턴(202')을 제거함으로써, 게이트 전극 형성 영역(206)을 노출시킨다. 따라서, 게이트 전극 형성 영역(206)은 그 양측의 스페이서(204)에 의해 그 영역이 구체적으로 정의 및 제한된다.Subsequently, as shown in FIG. 2D, the dummy pattern 202 ′ is removed to expose the gate electrode formation region 206. Accordingly, the gate electrode forming region 206 is specifically defined and limited by the spacers 204 on both sides thereof.
더미패턴(202') 제거시에는 습식 케미컬을 이용한 딥-아웃(Dip-out)을 공정을 이용한다.When removing the dummy pattern 202 ′, a dip-out using a wet chemical is used.
더미패턴(202')은 산화막 계열이므로 딥-아웃시 불산(HF) 또는 물에 의해 희석된 불산을 사용한다. 딥-아웃 공정 후 재산화 공정을 실시할 수 있다.Since the dummy pattern 202 ′ is an oxide film-based, hydrofluoric acid (HF) or hydrofluoric acid diluted with water is used during dip-out. The reoxidation process can be carried out after the dip-out process.
이어서, 도 2e에 도시된 바와 같이, 게이트 전극 형성 영역(206)이 형성된 프로파일을 따라 터널 산화막인 제1산화막(207)과 전하 저장 전극을 위한 질화막(208)과 장벽층 역할을 위한 제2산화막(209)을 형성한 다음, 게이트 전극 형성 영역(206)을 매립하도록 게이트 전도막(210)을 증착한다.Subsequently, as shown in FIG. 2E, along the profile in which the gate electrode forming region 206 is formed, the first oxide film 207, which is a tunnel oxide film, the nitride film 208 for the charge storage electrode, and the second oxide film, which serves as a barrier layer, are formed. 209 is formed, and then a gate conductive film 210 is deposited to fill the gate electrode formation region 206.
제1산화막(207)은 15Å ∼ 30Å 정도의 두께로 형성하는 것이 바람직하며, SiO2나 SiO2 보다 밴드 갭(Band gap)이 작은 HfO2, ZrO2, Ta 2O5, Al2O3, La2O3, Y2O 3 및 CeO2로 이루어진 그룹으로부터 선택된 어느 하나의 고유전율(3.9보다 큰 유전율)의 산화막을 이용할 수 있다. SiO2는 구조 계면 산화 방식을 이용한다.The first oxide film 207 is preferably formed to a thickness of about 15 kPa to about 30 kPa, and HfO 2 , ZrO 2 , Ta 2 O 5 , Al 2 O 3 , which have a smaller band gap than SiO 2 or SiO 2 . An oxide film having any high dielectric constant (dielectric constant greater than 3.9) selected from the group consisting of La 2 O 3 , Y 2 O 3 and CeO 2 can be used. SiO 2 uses a structural interfacial oxidation method.
HfO2, ZrO2, Ta2O5, Al2O3, La 2O3, Y2O3 또는 CeO2 등의 고유전율 산화막은 계면 산화 또는 ALD 방식을 이용하여 증착하며, 이러한 고유전율 산화막 형성 전에 계면 산화를 먼저 실시한 후 증착 고유전율 산화막을 증착할 수 있다.High dielectric constant oxide films such as HfO 2 , ZrO 2 , Ta 2 O 5 , Al 2 O 3 , La 2 O 3 , Y 2 O 3, or CeO 2 are deposited by using interfacial oxidation or ALD. Before the interfacial oxidation may be performed first, the deposited high dielectric constant oxide film may be deposited.
질화막(208)은 25Å ∼ 100Å의 두께로 형성하는 것이 바람직하며, 실리콘 전구체로 SiCl4 또는 Si2Cl6를 사용하고, 질소 가스로 NH3를 사용하는 ALD 방식을 이용하여 형성한다.The nitride film 208 is preferably formed to a thickness of 25 kPa to 100 kPa, and is formed using an ALD method using SiCl 4 or Si 2 Cl 6 as a silicon precursor and NH 3 as nitrogen gas.
제2산화막(209)은 25Å ∼ 100Å의 두께로 형성하는 것이 바람직하며, SiCl6, SiCl4, SiCl2H2, SiH4, SiF4 , TEOS 및 SiF6로 이루어진 그룹으로부터 선택된 어느 하나의 실리콘 함유 가스와, N2O 또는 O2의 산소 함유 가스를 이용하여 LPCVD 방식으로 증착한다.The second oxide film 209 is preferably formed to a thickness of 25 kPa to 100 kPa, and contains any one silicon selected from the group consisting of SiCl 6 , SiCl 4 , SiCl 2 H 2 , SiH 4 , SiF 4 , TEOS and SiF 6 . using oxygen-containing gas and of the gas, N 2 O or O 2 is deposited by LPCVD method.
게이트 절연막의 특성 향상을 위해 별도의 어닐 공정을 실시할 수도 있는 바, 어닐 공정시에는 800℃ 이상의 고온에서 실시하며, N2, O2, D2 및 D 2O로 이루어진 그룹으로부터 선택된 어느 하나의 가스 분위기에서 실시한다.A separate annealing process may be performed to improve the characteristics of the gate insulating film. During the annealing process, the annealing process may be performed at a high temperature of 800 ° C. or higher, and any one selected from the group consisting of N 2 , O 2 , D 2, and D 2 O may be used. Carry out in gas atmosphere.
게이트 전도막(210)은 N형 또는 P형의 불순물이 도핑된 폴리실리콘막을 사용하여 500Å ∼ 2000Å의 두께로 형성하는 것이 바람직하다.The gate conductive film 210 is preferably formed to a thickness of 500 kV to 2000 kV using a polysilicon film doped with N-type or P-type impurities.
또한, 게이트 전도막(210)은 N형 불순물이 도핑된 폴리실리콘막 상에 W/WNx, WSix, CoSix, NiSix, CrSix 및 TiSix으로 이루어진 그룹으로 부터 선택된 적어도 하나가 적층된 구조를 이용할 수도 있다. 게이트 전도막(210)은 폴리실리콘 이외에 폴리실리콘1-xGex(x는 0.01∼0.99)를 사용할 수도 있다.In addition, the gate conductive layer 210 may use a structure in which at least one selected from the group consisting of W / WNx, WSix, CoSix, NiSix, CrSix, and TiSix is stacked on the polysilicon layer doped with N-type impurities. In addition to polysilicon, the gate conductive layer 210 may use polysilicon 1-x Ge x (x is 0.01 to 0.99).
한편, 여기서는 게이트 전도막(210) 만을 사용하였으나, 게이트 전도막(210) 자체가 전도막과 그 상부의 하드마스크가 적층된 구조를 갖도록 할 수도 있다.Meanwhile, although only the gate conductive film 210 is used here, the gate conductive film 210 itself may have a structure in which a conductive film and a hard mask thereon are stacked.
이어서, 도 2e에 도시된 바와 같이, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백(Etchbach) 공정을 실시한다.Subsequently, as shown in FIG. 2E, chemical mechanical polishing (hereinafter referred to as CMP) or etchback process is performed.
이 때, 스페이서 상부의 제1산화막(207) 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 것이 바람직하다.In this case, it is preferable to perform the planarization process on the target to which the upper portion of the first oxide film 207 on the spacer is exposed.
이 때, 로컬 평탄화(Local Uniformity)를 확보하기 위해 먼저 국부적인 에치백 공정을 실시한 후, CMP 공정을 실시할 수 있다.In this case, in order to secure local uniformity, a local etchback process may be performed first, followed by a CMP process.
이어서, 도 2g에 도시된 바와 같이, 게이트 형성 영역 이외의 영역에서 게이트 전도막(210)과 제2산화막(209)과 질화막(208) 및 제1산화막(207)을 제거하여 소오스/드레인(205)을 오픈시킨다.Subsequently, as shown in FIG. 2G, the gate conductive film 210, the second oxide film 209, the nitride film 208, and the first oxide film 207 are removed in a region other than the gate formation region, so that the source / drain 205 is removed. Open).
전술한 바와 같이 이루어지는 본 발명은, SONOS형 EEPROM의 게이트전극 형성시 더미패턴을 이용하여 게이트 전극 형성 영역을 정의한 후 더미패턴을 제거하고, 더미패턴이 제거된 부분에 ONO 구조의 게이트 절연막과 게이트 전도막을 증착한 다음, 평탄화시키는 다마신 공정을 적용하여 게이트 전극 패턴을 형성함으로써, 종래의 게이트 전극 패턴 식각 단계에서 발생되는 게이트 절연막의 식각 데미지 발생을 원천적으로 방지할 수 있음을 실시예를 통해 알아 보았다.According to the present invention made as described above, the gate electrode formation region is defined by using a dummy pattern when forming the gate electrode of the SONOS type EEPROM, and the dummy pattern is removed, and the gate insulating film and the gate conduction of the ONO structure are removed at the portion where the dummy pattern is removed. By depositing a film, and then forming a gate electrode pattern by applying a flattening damascene process, it has been found through the embodiment that the etching damage of the gate insulating film generated in the conventional gate electrode pattern etching step can be prevented at the source. .
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은, 게이트 전극 패턴 식각 단계에서 발생되는 게이트 절연막의 식각 데미지 발생을 원천적으로 방지할 수 있어, SONOS형 EEPROM의 성능을 향상시킬 수 있는 효과가 있다. According to the present invention, the etching damage of the gate insulating film generated in the gate electrode pattern etching step can be prevented from the source, thereby improving the performance of the SONOS type EEPROM.
도 1a 내지 도 1c는 종래기술에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도.1A to 1C are cross-sectional views illustrating a manufacturing process of a SONOS type nonvolatile memory device according to the prior art.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 SONOS형 비휘발성 메모리 소자의 제조 공정을 도시한 단면도.2A to 2G are cross-sectional views illustrating a manufacturing process of a SONOS type nonvolatile memory device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
200 : 기판 201 : 소자 분리막200: substrate 201: device isolation film
203 : LDD 확산층 204 : 스페이서203: LDD diffusion layer 204: spacer
205 : 소오스/드레인 207 : 제1산화막205 source / drain 207 first oxide film
208 : 질화막 209 : 제2산화막208: nitride film 209: second oxide film
210 : 게이트 전도막210: gate conductive film
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030098449A KR100554985B1 (en) | 2003-12-29 | 2003-12-29 | Non-volatile memory device of sonos structure and method for fabrication of the same |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020030098449A KR100554985B1 (en) | 2003-12-29 | 2003-12-29 | Non-volatile memory device of sonos structure and method for fabrication of the same |
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| Publication Number | Publication Date |
|---|---|
| KR20050067465A true KR20050067465A (en) | 2005-07-04 |
| KR100554985B1 KR100554985B1 (en) | 2006-03-03 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020030098449A KR100554985B1 (en) | 2003-12-29 | 2003-12-29 | Non-volatile memory device of sonos structure and method for fabrication of the same |
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| KR (1) | KR100554985B1 (en) |
-
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