KR20080038953A - Method of manufacturing a flash memory device - Google Patents

Method of manufacturing a flash memory device Download PDF

Info

Publication number
KR20080038953A
KR20080038953A KR1020060106512A KR20060106512A KR20080038953A KR 20080038953 A KR20080038953 A KR 20080038953A KR 1020060106512 A KR1020060106512 A KR 1020060106512A KR 20060106512 A KR20060106512 A KR 20060106512A KR 20080038953 A KR20080038953 A KR 20080038953A
Authority
KR
South Korea
Prior art keywords
film
layer
flash memory
manufacturing
conductive
Prior art date
Application number
KR1020060106512A
Other languages
Korean (ko)
Inventor
최윤제
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060106512A priority Critical patent/KR20080038953A/en
Publication of KR20080038953A publication Critical patent/KR20080038953A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

A method for manufacturing a flash memory device is provided to improve the interference between floating gates by performing a recess process to a part of a device isolation layer for separating completely an interval of a first conductive layer as a third conductive layer. An active area and a field area are defined on a semiconductor substrate(100). A tunnel insulating layer(102) and a first conductive layer are formed at the active area. A device isolation layer(106) is formed at the field area. A buffer insulating layer and a second conductive layer are formed above the first conductive layer and the device isolation layer. A spacer is formed at the side of the first conductive layer by etching the second conductive layer. The spacer and the surface of the first conductive layer are oxidized by performing an oxidation process. The device isolation layer is recessed by using the spacer as a mask. A dielectric layer(118) and a third conductive layer(120) are formed above the semiconductor substrate including the device isolation layer and the first conductive layer.

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 개선된 자기 정렬 STI를 적용한 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device to which an improved self-aligned STI is applied according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 제1 도전막 106 : 소자분리막104: first conductive film 106: device isolation film

108 : 버퍼 절연막 110 : 제2 도전막108: buffer insulating film 110: second conductive film

112 : 스페이서 114 : 산화막112 spacer 114 oxide film

116 : 리세스 118 : 유전체막116 recess 118 dielectric film

120 : 제3 도전막120: third conductive film

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 간섭 캐패시턴스(interference capacitance)를 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for improving the interference capacitance (interference capacitance).

데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다. Semiconductor memory devices that store data may be classified into volatile memory devices or nonvolatile memory devices. Volatile memory devices lose their stored data if their power supply is interrupted, while nonvolatile memory devices retain their stored data even if their power supply is interrupted.

비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다. Nonvolatile memory devices include flash memory devices. The unit cell of the flash memory device includes an active region defined on a predetermined region of a semiconductor substrate, a tunnel insulating layer formed on the active region, a floating gate formed on the tunnel insulating layer, a gate interlayer insulating layer formed on the floating gate, and a gate interlayer insulating layer. A structure including a control gate electrode formed on is widely adopted. In particular, flash memory is widely used in MP3 players, digital cameras, bios storage memory of computers, mobile phones, portable data storage devices, and the like.

플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.The flash memory cell may store data while a voltage applied to the control gate electrode from the outside is coupled to the floating gate. Therefore, to store data in a short time and at a low program voltage, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode must be large. Here, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode is referred to as a coupling ratio (CR). Further, the coupling ratio may be expressed as the ratio of the capacitance of the gate interlayer insulating film to the sum of the capacitances of the tunnel insulating film and the gate interlayer insulating film.

한편, 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트 간 거리가 좁아져서 간섭 캐패시턴스가 점점 더 문제시되고 있다. Meanwhile, in the method of manufacturing a flash memory, as the device is highly integrated, a space in which the unit active region and the field region are to be formed is reduced. Therefore, the distance between the gates becomes narrower as the dielectric film including the floating gate and the control gate are formed in the narrow active space, and thus the interference capacitance becomes increasingly problematic.

본 발명은 소자 분리막을 일부 리세스(recess)하여 플로팅 게이트 간의 간섭 캐패시턴스(interference capacitance)를 개선하기 위한 것이다. The present invention is to improve the interference capacitance between the floating gate by partially recessing the device isolation layer.

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 액티브 영역 상부에 터널 절연막 및 제1 도전막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 제1 도전막과 소자 분리막 상부에 버퍼 절연막 및 제2 도전막을 형성한다. 제2 도전막을 식각하여 제1 도전막 측면에 스페이서를 형성한다. 산화 공정을 실시하여 제1 도전막 표면과 스페이서를 산화시킨다. 산화된 스페이서를 마스크로 소자 분리막을 리세스한다. 제1 도전막과 소자 분리막을 포함 한 반도체 기판 상부에 유전체막 및 제3 도전막을 형성한다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, a semiconductor substrate having a tunnel insulating film and a first conductive film formed on an active area and a device isolation film formed on a field area is provided. A buffer insulating film and a second conductive film are formed over the first conductive film and the device isolation film. The second conductive film is etched to form spacers on the side surfaces of the first conductive film. An oxidation process is performed to oxidize the surface of the first conductive film and the spacer. The device isolation layer is recessed using the oxidized spacers as a mask. A dielectric film and a third conductive film are formed over the semiconductor substrate including the first conductive film and the device isolation film.

상기에서, 버퍼 절연막은 산화막을 이용하여 70Å 내지 150Å의 두께로 형성한다. 제2 도전막은 도프트(dopped), 언도프트(undopped) 폴리실리콘막 또는 아몰포스(amorphous) 폴리실리콘막을 이용하여 100Å 내지 300Å의 두께로 형성한다. 스페이서는 블랭킷(blanket) 식각 공정으로 형성한다. 스페이서는 ICP, MERIE, ECR 타입의 고밀도 플라즈마 소스를 사용하여 100Å 내지 500Å의 두께로 형성된다. 스페이서 형성 공정시 제2 도전막과 버퍼 절연막의 식각 선택비는 10:1 내지 100:1로 한다. 제1 도전막은 건식(dry)으로 산화 공정을 실시한다. In the above, the buffer insulating film is formed to a thickness of 70 kPa to 150 kPa using an oxide film. The second conductive film is formed using a doped, undopped polysilicon film, or an amorphous polysilicon film to a thickness of 100 kPa to 300 kPa. The spacer is formed by a blanket etching process. The spacer is formed to a thickness of 100 mW to 500 mW using a high density plasma source of ICP, MERIE, or ECR type. The etching selectivity of the second conductive film and the buffer insulating film in the spacer forming process may be 10: 1 to 100: 1. The first conductive film is subjected to an oxidation process in a dry manner.

스페이서는 습식(wet)으로 산화 공정을 실시한다. 제1 도전막 표면을 0Å 내지 100Å 두께로 산화시켜 제1 도전막 표면에 산화막을 형성한다. 제1 도전막의 산화 공정은 H2, O2 또는 H2O 가스를 이용하거나, 각각의 H2, O2 또는 H2O 가스에 Ar, He 또는 N2 가스가 첨가된 가스를 이용하여 750℃ 내지 1100℃의 온도로 실시한다. The spacer undergoes an oxidation process in wet. An oxide film is formed on the surface of the first conductive film by oxidizing the surface of the first conductive film to a thickness of 0 kPa to 100 kPa. The oxidation process of the first conductive film is performed using H 2 , O 2, or H 2 O gas, or using a gas in which Ar, He, or N 2 gas is added to each H 2 , O 2, or H 2 O gas. To 1100 ° C.

소자 분리막은 100W 내지 500W의 바이어스(bias) 파워, 100W 내지 600W의 소스(source) 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용하여 리세스한다. 소자 분리막은 100Å 내지 500Å 두께 리세스된다. 리세스 공정시 산화된 제1 도전막 표면은 0Å 내지 50Å 두께 식각된다. 리세스 공정시 산화된 스페이서는 제거된다.The device isolation layer is recessed using a bias power of 100 W to 500 W, a source power of 100 W to 600 W, and an argon (Ar) gas of 0 sccm to 100 sccm. The device isolation film is recessed from 100 Å to 500 Å thick. The surface of the first conductive film oxidized during the recess process is etched from 0 mm to 50 mm thick. Oxidized spacers are removed during the recess process.

개선된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation; ASA- STI)를 적용한 일반적인 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.A method of fabricating a general flash memory device using Advanced Self-Align Shallow Trench Isolation (ASA-STI) is as follows.

반도체 기판 상부에 터널 절연막 및 플로팅 게이트용 제1 도전막을 형성한 후 소자 분리 마스크를 이용한 식각 공정으로 제1 도전막, 터널 절연막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한다. 이때, 터널 절연막은 산화막으로 형성하고, 제1 도전막은 폴리실리콘막을 형성한다. 트렌치가 채워지도록 트렌치를 포함한 반도체 기판 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 제1 도전막 상부가 노출되도록 절연막을 평탄화하여 예컨데, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)하여 트렌치 내에 소자 분리막을 형성한다. 이때, 소자 분리막을 형성함으로써 액티브 영역 및 필드 영역이 정의된다. After forming the tunnel insulating film and the first conductive film for the floating gate on the semiconductor substrate, a trench is formed by etching the first conductive film, the tunnel insulating film, and a portion of the semiconductor substrate by an etching process using an element isolation mask. At this time, the tunnel insulating film is formed of an oxide film, and the first conductive film is formed of a polysilicon film. An insulating film, for example, an HDP (High Density Plasma) oxide film is formed on the semiconductor substrate including the trench to fill the trench, and then the insulating film is planarized to expose the upper portion of the first conductive film, for example, by chemical mechanical polishing (CMP). An isolation layer is formed in the trench. At this time, the active region and the field region are defined by forming the device isolation film.

그런 다음, 습식 식각 공정으로 소자 분리막 상부를 일부 식각하여 소자 분리막의 EFH(Effective Field Height)를 조절한다. 이때, 습식 식각 공정시 터널 절연막의 손상을 방지하기 위해 소자 분리막을 터널 절연막 상부까지 식각한다. 소자 분리막과 제1 도전막을 포함한 반도체 기판 상부에 유전체막 및 컨트롤 게이트용 제2 도전막을 형성한다. Thereafter, the upper portion of the device isolation layer is etched by a wet etching process to adjust the effective field height (EFH) of the device isolation layer. In this case, in order to prevent damage to the tunnel insulation layer during the wet etching process, the device isolation layer is etched to the upper portion of the tunnel insulation layer. A dielectric film and a second conductive film for a control gate are formed on the semiconductor substrate including the device isolation film and the first conductive film.

그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 이웃하는 제1 도전막 사이에 제2 도전막이 존재하나, 제1 도전막 사이에 형성된 유전체막 아랫부분에는 HDP 산화막이 존재한다. 따라서, 제1 도전막 사이에 존재하는 HDP 산화막이 유전 물질로 작용하기 때문에 제1 도전막 사이에 간섭 캐패시턴스(interference capacitance)가 발생한다. However, when the floating gate is formed in the above manner, the second conductive film is present between the neighboring first conductive films, but the HDP oxide film is present under the dielectric film formed between the first conductive films. Therefore, since the HDP oxide film present between the first conductive films acts as a dielectric material, interference capacitance occurs between the first conductive films.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 개선된 자기 정렬 STI(ASA-STI)를 적용한 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a flash memory device to which an improved self-aligned STI (ASA-STI) is applied according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 형성한다. 이때, 터널 절연막(102)은 산화막으로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 사진 및 현상 공정을 통해 제1 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 제1 도전막(104)이 포함된 트렌치 측면에 산화 공정을 실시하여 트렌치를 형성하기 위해 실시하는 식각 공정에 의한 데미지(damage)를 제거한다. 트렌치가 채워지도록 트렌치를 포함한 반도체 기판(100) 상부에 절연막을 형성한다. 이때, 절연막은 HDP 산화막으로 형성한다. Referring to FIG. 1A, a tunnel insulating layer 102 and a first conductive layer 104 for floating gate are formed on the semiconductor substrate 100. At this time, the tunnel insulating film 102 is formed of an oxide film, and the first conductive film 104 is formed of a polysilicon film. A portion of the first conductive film 104, the tunnel insulating film 102, and the semiconductor substrate 100 are etched through a photo and development process to form a trench. Damages caused by an etching process performed to form a trench by performing an oxidation process on the trench side surface including the first conductive layer 104 are removed. An insulating film is formed on the semiconductor substrate 100 including the trench to fill the trench. At this time, the insulating film is formed of an HDP oxide film.

그런 다음, 제1 도전막(104) 상부가 노출되도록 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막(106)을 형성한다. 이때, 소자 분리막(106)을 형성함으로써 액티브 영역 및 필드 영역이 정의된다. BOE 또는 HF를 이용한 습식 식각 공정으로 소자 분리막(106) 상부를 일부 식각하여 소자 분리막(106)의 EFH를 조절한다. 이때, 습식 식각 공정시 터널 절연막(102)의 손상을 방지하기 위해 소자 분리막(106)을 터널 절연막(102) 상부까지 식각한다. Then, a chemical mechanical polishing (CMP) process is performed to expose the upper portion of the first conductive layer 104 to form the device isolation layer 106. At this time, the active region and the field region are defined by forming the device isolation film 106. The upper part of the device isolation layer 106 is etched by a wet etching process using BOE or HF to control the EFH of the device isolation layer 106. In this case, in order to prevent damage to the tunnel insulating layer 102 during the wet etching process, the device isolation layer 106 is etched to the upper portion of the tunnel insulating layer 102.

도 1b를 참조하면, 제1 도전막(104)과 소자 분리막(106)을 포함한 반도체 기 판(100) 상부에 버퍼 절연막(108) 및 제2 도전막(110)을 형성한다. 이때, 버퍼 절연막(108)은 산화막을 이용하여 70Å 내지 150Å의 두께로 형성하고, 제2 도전막(110)은 도프트(dopped), 언도프트(undopped) 폴리실리콘막 또는 아몰포스(amorphous) 폴리실리콘막을 이용하여 100Å 내지 300Å의 두께로 형성한다.Referring to FIG. 1B, a buffer insulating layer 108 and a second conductive layer 110 are formed on the semiconductor substrate 100 including the first conductive layer 104 and the device isolation layer 106. At this time, the buffer insulating film 108 is formed to a thickness of 70 ~ 150Å by using an oxide film, the second conductive film 110 is a doped (undoped) polysilicon film or amorphous poly (amorphous) poly The silicon film is used to form a thickness of 100 GPa to 300 GPa.

도 1c를 참조하면, 블랭킷(blanket) 식각 공정으로 제2 도전막(110)을 식각하여 제1 도전막(104) 측면에 스페이서(112)를 형성한다. 이때, 스페이서(112)는 ICP, MERIE, ECR 타입의 고밀도 플라즈마 소스를 사용하여 100Å 내지 500Å의 두께로 형성한다. 스페이서(112) 형성 공정시 제2 도전막(110)인 폴리실리콘막과 버퍼 절연막(108)인 산화막의 식각 선택비는 10:1 내지 100:1로 한다. Referring to FIG. 1C, a spacer 112 is formed on the side surface of the first conductive layer 104 by etching the second conductive layer 110 by a blanket etching process. At this time, the spacer 112 is formed to a thickness of 100 ~ 500 kHz using a high-density plasma source of ICP, MERIE, ECR type. The etching selectivity of the polysilicon film, which is the second conductive film 110, and the oxide film, which is the buffer insulating film 108, may be 10: 1 to 100: 1 in the spacer 112 forming process.

도 1d를 참조하면, 산화 공정을 실시하여 스페이서(112) 및 제1 도전막(104)의 일부를 산화시킨다. 이때, 산화 공정은 산화 방법에 따라 달라지는데, 제1 도전막(104)은 건식(dry)으로 산화 공정을 실시하고, 스페이서(112)는 습식(wet)으로 산화 공정을 실시한다. 버퍼 절연막(108)을 블로킹막(blocking layer)으로 사용하여 제1 도전막(104) 표면을 0Å 내지 100Å 두께로 산화시킴으로써 제1 도전막(104) 표면에 산화막(114)이 형성된다. 이때, 제1 도전막(104) 산화 공정은 H2, O2 또는 H2O 가스를 이용하거나, 각각의 H2, O2 또는 H2O 가스에 Ar, He 또는 N2 가스가 첨가된 가스를 이용하여 750℃ 내지 1100℃의 온도로 실시한다. Referring to FIG. 1D, an oxidation process is performed to oxidize a portion of the spacer 112 and the first conductive film 104. At this time, the oxidation process varies depending on the oxidation method, the first conductive film 104 is subjected to the oxidation process in a dry (dry), the spacer 112 is subjected to the oxidation process in a wet (wet). An oxide film 114 is formed on the surface of the first conductive film 104 by oxidizing the surface of the first conductive film 104 to a thickness of 0 to 100 microseconds by using the buffer insulating film 108 as a blocking layer. In this case, the oxidation process of the first conductive film 104 uses H 2 , O 2, or H 2 O gas, or a gas in which Ar, He, or N 2 gas is added to each H 2 , O 2, or H 2 O gas. It is carried out at a temperature of 750 ℃ to 1100 ℃ using.

제1 도전막(104)의 표면을 일부 산화시키면 후속 공정인 유전체막 및 컨트롤 게이트용 도전막을 형성한 후 제1 도전막(104)과 컨트롤 게이트용 도전막 간의 접 촉 면적이 증가하여 커플링 비가 증가하게 된다. 이로 인하여 프로그램 속도를 증가시킬 수 있다. 또한, 고전압 엔모스 트랜지스터(High Voltage NMOS Transistor; HVN Tr)의 브레이크다운 전압(Breakdown Voltage; BV) 스트레스 마진(margin)을 안정적으로 확보할 수 있으며, 프로그램 루프(loop) 시간이 감소하여 소자의 전기적 특성을 향상시킬 수 있다.If the surface of the first conductive film 104 is partially oxidized, a dielectric film and a control gate conductive film are formed in a subsequent step, and then the contact area between the first conductive film 104 and the control gate conductive film is increased to increase the coupling ratio. Will increase. This can increase the program speed. In addition, the breakdown voltage (BV) stress margin of the High Voltage NMOS Transistor (HVN Tr) can be secured, and the program loop time is reduced to reduce the electrical Properties can be improved.

도 1e를 참조하면, 스페이서 형태의 산화막(114)을 마스크로 스페이서 형태의 산화막(114) 사이에 존재하는 소자 분리막(106)을 일정 두께 리세스(116)한다. 이때, 소자 분리막(106)은 100W 내지 500W의 바이어스(bias) 파워, 100W 내지 600W의 소스(source) 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용하여 100Å 내지 500Å 두께 정도 리세스(116)한다. 소자 분리막(106) 식각 공정시 제1 도전막(104)의 손실을 최소화하기 위해 제1 도전막(104)에 대한 식각 선택비를 증가시킴으로써 제1 도전막(104) 표면에 형성된 산화막(114)이 0Å 내지 50Å 두께 식각된다. 리세스(116) 공정시 스페이서 형태의 산화막(114)은 제거된다. Referring to FIG. 1E, the device isolation layer 106 existing between the spacer layer oxide layer 114 using the spacer oxide layer 114 as a mask is recessed 116 to a predetermined thickness. In this case, the device isolation layer 106 may be formed using a recess power of 100W to 500W, a source power of 100W to 600W, and an argon (Ar) gas of 0sccm to 100sccm. do. The oxide film 114 formed on the surface of the first conductive film 104 by increasing the etch selectivity with respect to the first conductive film 104 in order to minimize the loss of the first conductive film 104 during the etching process of the device isolation layer 106. 0 to 50 mm thick etched. In the recess 116 process, the oxide layer 114 in the form of a spacer is removed.

도 1f를 참조하면, 제1 도전막(104)과 리세스(116) 영역을 포함한 반도체 기판(100) 상부에 유전체막(118) 및 컨트롤 게이트용 제3 도전막(120)을 형성한다. 소자 분리막(106)을 일부 리세스(116)하여 제1 도전막(104) 사이를 제3 도전막(120)으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 캐패시턴스를 개선할 수 있다. Referring to FIG. 1F, the dielectric film 118 and the third conductive film 120 for the control gate are formed on the semiconductor substrate 100 including the first conductive film 104 and the recess 116 region. The interference capacitance between the floating gates may be improved by partially recessing the device isolation layer 106 to completely separate the first conductive layer 104 from the third conductive layer 120.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 소자 분리막을 일부 리세스하여 제1 도전막 사이를 제3 도전막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 캐패시턴스를 개선할 수 있다. First, the interference capacitance between the floating gates may be improved by partially recessing the device isolation layer to completely separate the first conductive layer from the third conductive layer.

둘째, 간섭 캐패시턴스를 개선함으로써 셀 스트링(string)별 문턱 전압(Threshold Voltage; Vt) 분포를 개선할 수 있다.Second, by improving the interference capacitance, it is possible to improve the distribution of threshold voltages (Vt) for each cell string.

셋째, 제1 도전막 표면을 일부를 산화시켜 제거함으로써 제1 도전막과 제3 도전막 간의 접촉 면적을 증가시킬 수 있다.Third, the contact area between the first conductive film and the third conductive film can be increased by oxidizing and removing a portion of the surface of the first conductive film.

넷째, 제1 도전막과 제3 도전막 간의 접촉 면적을 증가시킴으로써 커플링 비가 증가하여 프로그램 속도를 증가시킬 수 있다.Fourth, by increasing the contact area between the first conductive film and the third conductive film, the coupling ratio can be increased to increase the program speed.

Claims (14)

액티브 영역 상부에 터널 절연막 및 제1 도전막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a first conductive film formed over the active region, and a device isolation film formed over the field region; 상기 제1 도전막과 소자 분리막 상부에 버퍼 절연막 및 제2 도전막을 형성하는 단계;Forming a buffer insulating layer and a second conductive layer on the first conductive layer and the device isolation layer; 상기 제2 도전막을 식각하여 상기 제1 도전막 측면에 스페이서를 형성하는 단계;Etching the second conductive layer to form a spacer on a side surface of the first conductive layer; 산화 공정을 실시하여 상기 제1 도전막 표면과 스페이서를 산화시키는 단계;Performing an oxidation process to oxidize the surface of the first conductive layer and the spacer; 산화된 상기 스페이서를 마스크로 상기 소자 분리막을 리세스하는 단계; 및Recessing the device isolation layer using the oxidized spacers as a mask; And 상기 제1 도전막과 소자 분리막을 포함한 상기 반도체 기판 상부에 유전체막 및 제3 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.And forming a dielectric film and a third conductive film on the semiconductor substrate including the first conductive film and the device isolation film. 제1항에 있어서, The method of claim 1, 상기 버퍼 절연막은 산화막을 이용하여 70Å 내지 150Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.The buffer insulating film is a method of manufacturing a flash memory device to form a thickness of 70 ~ 150Å by using an oxide film. 제1항에 있어서, The method of claim 1, 상기 제2 도전막은 도프트(dopped), 언도프트(undopped) 폴리실리콘막 또는 아몰포스(amorphous) 폴리실리콘막을 이용하여 100Å 내지 300Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.The second conductive layer is formed using a doped (undoped) polysilicon film or an amorphous polysilicon film of 100 Å to 300 Å thickness of the flash memory device manufacturing method. 제1항에 있어서, The method of claim 1, 상기 스페이서는 블랭킷(blanket) 식각 공정으로 형성하는 플래시 메모리 소자의 제조방법.The spacer is a manufacturing method of a flash memory device formed by a blanket (blanket) etching process. 제1항에 있어서, The method of claim 1, 상기 스페이서는 ICP, MERIE, ECR 타입의 고밀도 플라즈마 소스를 사용하여 100Å 내지 500Å의 두께로 형성되는 플래시 메모리 소자의 제조방법. The spacer is a method of manufacturing a flash memory device having a thickness of 100 ~ 500Å using a high density plasma source of ICP, MERIE, ECR type. 제1항에 있어서, The method of claim 1, 상기 스페이서 형성 공정시 상기 제2 도전막과 버퍼 절연막의 식각 선택비는 10:1 내지 100:1인 플래시 메모리 소자의 제조방법.The etching selectivity of the second conductive layer and the buffer insulating layer in the spacer forming process is 10: 1 to 100: 1 manufacturing method of a flash memory device. 제1항에 있어서, The method of claim 1, 상기 제1 도전막은 건식(dry)으로 산화 공정을 실시하는 플래시 메모리 소자의 제조방법.And the first conductive film is dry and subjected to an oxidation process. 제1항에 있어서, The method of claim 1, 상기 스페이서는 습식(wet)으로 산화 공정을 실시하는 플래시 메모리 소자의 제조방법.The spacer is a method of manufacturing a flash memory device performing a wet oxidation process (wet). 제1항에 있어서, The method of claim 1, 상기 제1 도전막 표면을 0Å 내지 100Å 두께로 산화시켜 상기 제1 도전막 표면에 산화막을 형성하는 플래시 메모리 소자의 제조방법. And forming an oxide film on the surface of the first conductive film by oxidizing the surface of the first conductive film to a thickness of 0 kV to 100 kW. 제1항에 있어서, The method of claim 1, 상기 제1 도전막의 산화 공정은 H2, O2 또는 H2O 가스를 이용하거나, 각각의 H2, O2 또는 H2O 가스에 Ar, He 또는 N2 가스가 첨가된 가스를 이용하여 750℃ 내지 1100℃의 온도로 실시하는 플래시 메모리 소자의 제조방법.The oxidation process of the first conductive film is performed using H 2 , O 2, or H 2 O gas, or using a gas in which Ar, He, or N 2 gas is added to each H 2 , O 2, or H 2 O gas. A method of manufacturing a flash memory device carried out at a temperature of 1 ° C to 1100 ° C. 제1항에 있어서, The method of claim 1, 상기 소자 분리막은 100W 내지 500W의 바이어스(bias) 파워, 100W 내지 600W의 소스(source) 파워, 0sccm 내지 100sccm의 아르곤(Ar) 가스를 이용하여 리세스하는 플래시 메모리 소자의 제조방법. The device isolation layer is recessed using a bias power of 100W to 500W, a source power of 100W to 600W, argon (Ar) gas of 0sccm to 100sccm. 제1항에 있어서,The method of claim 1, 상기 소자 분리막은 100Å 내지 500Å 두께 리세스되는 플래시 메모리 소자의 제조방법.The device isolation layer is a 100 제조 to 500 Å thickness recessed flash memory device manufacturing method. 제1항에 있어서,The method of claim 1, 상기 리세스 공정시 상기 산화된 제1 도전막 표면은 0Å 내지 50Å 두께 식각되는 플래시 메모리 소자의 제조방법.The surface of the oxidized first conductive film is etched 0 ~ 50Å thickness during the recess process manufacturing method of a flash memory device. 제1항에 있어서,The method of claim 1, 상기 리세스 공정시 상기 산화된 스페이서는 제거되는 플래시 메모리 소자의 제조방법.And the oxidized spacers are removed during the recess process.
KR1020060106512A 2006-10-31 2006-10-31 Method of manufacturing a flash memory device KR20080038953A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060106512A KR20080038953A (en) 2006-10-31 2006-10-31 Method of manufacturing a flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106512A KR20080038953A (en) 2006-10-31 2006-10-31 Method of manufacturing a flash memory device

Publications (1)

Publication Number Publication Date
KR20080038953A true KR20080038953A (en) 2008-05-07

Family

ID=39647326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106512A KR20080038953A (en) 2006-10-31 2006-10-31 Method of manufacturing a flash memory device

Country Status (1)

Country Link
KR (1) KR20080038953A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010059790A2 (en) * 2008-11-24 2010-05-27 Applied Materials, Inc. Integration sequences with top profile modification
CN110085516A (en) * 2019-05-28 2019-08-02 上海华力微电子有限公司 The forming method of semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010059790A2 (en) * 2008-11-24 2010-05-27 Applied Materials, Inc. Integration sequences with top profile modification
WO2010059790A3 (en) * 2008-11-24 2010-08-05 Applied Materials, Inc. Integration sequences with top profile modification
US8043933B2 (en) 2008-11-24 2011-10-25 Applied Materials, Inc. Integration sequences with top surface profile modification
CN110085516A (en) * 2019-05-28 2019-08-02 上海华力微电子有限公司 The forming method of semiconductor devices

Similar Documents

Publication Publication Date Title
US8778761B2 (en) Method of manufacturing semiconductor device
KR101221598B1 (en) Method for forming a dielectric layer pattern and method for manufacturing non-volatile memory device using for the same
US9583640B1 (en) Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure
KR100833437B1 (en) Method of manufacturing a NAND flash memory device
US8778760B2 (en) Method of manufacturing flash memory cell
US7390716B2 (en) Method of manufacturing flash memory device
US9711513B2 (en) Semiconductor structure including a nonvolatile memory cell and method for the formation thereof
KR100880338B1 (en) Method of manufacturing a flash memory device
KR100799030B1 (en) Method of manufacturing a NAND flash memory device
KR100937818B1 (en) Flash memory device and manufacturing method thereof
KR100490301B1 (en) Method of manufacturing a flash memory cell
KR20080038953A (en) Method of manufacturing a flash memory device
KR101085620B1 (en) Manufacturing method of gate pattern for nonvolatile memory device
KR100824152B1 (en) Method of manufacturing flash memory device
CN111180450B (en) Semiconductor device, manufacturing method thereof and electronic device
KR20050064233A (en) Non-volatile memory device of sonos structure and method for fabrication of the same
KR20080060486A (en) Flash memory and the fabricating method thereof
US20080254584A1 (en) Method of manufacturing flash memory device
KR100673154B1 (en) Method of forming isolation film in flash memroy device
KR20100004556A (en) Flash memory device and forming method thereof
KR20080050802A (en) Method of manufacturing a flash memory device
KR100604570B1 (en) Method of manufacturing NAND flash memory device
TW201423911A (en) Non-volatile memory and manufacturing method thereof
KR20080060568A (en) Method of forming a floating gate in flash memory device
KR100818045B1 (en) The nonvloatile memory cell with a high gate combination coefficient and the manufacturing method of the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid