KR20080050802A - Method of manufacturing a flash memory device - Google Patents

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Abstract

A method for manufacturing a flash memory device is provided to reduce the interference between floating gates and to increase a coupling ratio in a cell by forming a U-shaped floating gate. A tunnel dielectric(102) and a first conductive layer(104) are formed on an upper portion of a semiconductor substrate(100). An isolation layer is formed on a field region of the semiconductor substrate. A liner-shaped second conductive layer(112) for floating gate is formed on a surface of the semiconductor substrate including the isolation layer and the first conductive layer. A dielectric layer is filled between the second conductive layers. The exposed surface of the second conductive layer is oxidized to form an oxide layer. The oxide layer is removed. The dielectric layer is removed to form a U-shaped floating gate. After the first conductive layer is formed on the active region, the dielectric layer is formed on the upper portion of the first conductive layer.

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 제1 도전막 106 : 버퍼 절연막104: first conductive film 106: buffer insulating film

108 : 제1 절연막 110 : 소자분리막108: first insulating film 110: device isolation film

112 : 제2 도전막 114 : 제2 절연막112: second conductive film 114: second insulating film

116 : 산화막116 oxide film

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 간 섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for improving the interference phenomenon.

데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다. Semiconductor memory devices that store data may be classified into volatile memory devices or nonvolatile memory devices. Volatile memory devices lose their stored data if their power supply is interrupted, while nonvolatile memory devices retain their stored data even if their power supply is interrupted.

비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다. Nonvolatile memory devices include flash memory devices. The unit cell of the flash memory device includes an active region defined on a predetermined region of a semiconductor substrate, a tunnel insulating layer formed on the active region, a floating gate formed on the tunnel insulating layer, a gate interlayer insulating layer formed on the floating gate, and a gate interlayer insulating layer. A structure including a control gate electrode formed on is widely adopted. In particular, flash memory is widely used in MP3 players, digital cameras, bios storage memory of computers, mobile phones, portable data storage devices, and the like.

플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.The flash memory cell may store data while a voltage applied to the control gate electrode from the outside is coupled to the floating gate. Therefore, to store data in a short time and at a low program voltage, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode must be large. Here, the ratio of the voltage induced in the floating gate to the voltage applied to the control gate electrode is referred to as a coupling ratio (CR). Further, the coupling ratio may be expressed as the ratio of the capacitance of the gate interlayer insulating film to the sum of the capacitances of the tunnel insulating film and the gate interlayer insulating film.

한편, 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트 간 거리가 좁아져서 간섭 현상이 점점 더 문제시되고 있다. Meanwhile, in the method of manufacturing a flash memory, as the device is highly integrated, a space in which the unit active region and the field region are to be formed is reduced. Therefore, as the dielectric film including the floating gate and the control gate are formed in the narrow active space, the distance between the gates is narrowed, and the interference phenomenon becomes more and more problematic.

본 발명은 플로팅 게이트를 U자 형태로 만들어 플로팅 게이트 간의 간섭(interference) 현상을 감소시키고, 셀(cell) 내의 커플링 비(Coupling Ratio; CR)를 증가시키기 위한 것이다. The present invention is to reduce the interference between the floating gate by making the floating gate in the U-shape, and to increase the coupling ratio (CR) in the cell (cell).

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 제1 도전막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 소자 분리막과 제1 도전막을 포함한 반도체 기판 표면에 라이너 형태의 플로팅 게이트용 제2 도전막을 형성한다. 제2 도전막 사이에 절연막을 채운다. 노출된 제2 도전막 표면을 산화시켜 산화막으로 형성한다. 산화막을 제거한다. 절연막을 제거하여 유(U)자 형태의 플로팅 게이트를 형성한다. In the method of manufacturing a flash memory device according to an embodiment of the present invention, a semiconductor substrate having a tunnel insulating film and a first conductive film for a floating gate is formed on an active region, and a device isolation film is formed in a field region. A second conductive film for a floating gate in the form of a liner is formed on the surface of the semiconductor substrate including the device isolation layer and the first conductive film. An insulating film is filled between the second conductive films. The exposed second conductive film surface is oxidized to form an oxide film. Remove the oxide film. The insulating film is removed to form a floating gate having a U shape.

상기에서, 액티브 영역에 제1 도전막을 형성한 후, 제1 도전막 상부에 절연막을 형성한다. 소자 분리막을 형성한 후, 절연막을 제거한다. 절연막 제거 공정시 소자 분리막 측면이 일부 제거된다. 소자 분리막 측면은 5Å 내지 100Å 두께로 제거된다. 제2 도전막은 5Å 내지 500Å 두께로 형성한다. 절연막 형성 공정은, 제2 도전막 사이가 채워지도록 제2 도전막 상부에 절연막을 형성한다. 제2 도전막 표면이 노출될 때까지 절연막을 제거한다. 절연막은 건식 식각 또는 습식 식각 공정으로 제거한다. 건식 식각 공정시 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 소스 가스로 이용한다. 유자 모양의 제2 도전막은 10Å 내지 1000Å 높이로 노출된다. 유자 모양의 제2 도전막 사이의 폭은 20Å 내지 500Å이 유지된다. 액티브 영역의 임계치수(Critical Dimension; CD)는 1nm 내지 100nm가 된다. 필드 영역의 임계치수는 1nm 내지 100nm가 된다. 절연막 제거 공정시 소자 분리막 상부도 일부 제거된다. In the above, after the first conductive film is formed in the active region, an insulating film is formed over the first conductive film. After the device isolation film is formed, the insulating film is removed. The side of the isolation layer is partially removed during the insulating film removal process. The isolation layer side is removed to a thickness of 5 kHz to 100 kHz. The second conductive film is formed to a thickness of 5 kPa to 500 kPa. In the insulating film forming step, an insulating film is formed on the second conductive film so as to fill the space between the second conductive film. The insulating film is removed until the surface of the second conductive film is exposed. The insulating film is removed by a dry etching process or a wet etching process. In the dry etching process, a mixed gas of CF 4 , CHF 3 , Ar, and O 2 gases is used as a source gas. The citron shaped second conductive film is exposed to a height of 10 kV to 1000 kV. The width between the citron-shaped second conductive films is maintained at 20 kPa to 500 kPa. The critical dimension (CD) of the active region is 1 nm to 100 nm. The critical dimension of the field region is 1 nm to 100 nm. The upper part of the isolation layer is also removed during the insulating film removal process.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이 트용 제1 도전막(104), 버퍼 절연막(106) 및 제1 절연막(108)을 순차적으로 형성한다. 이때, 터널 절연막(102)과 버퍼 절연막(106)은 산화막으로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성하며, 제1 절연막(108)은 질화막으로 형성한다. 사진 및 현상 공정을 통해 제1 절연막(108), 버퍼 절연막(106), 제1 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. Referring to FIG. 1A, a tunnel insulating film 102, a floating gate first conductive film 104, a buffer insulating film 106, and a first insulating film 108 are sequentially formed on the semiconductor substrate 100. In this case, the tunnel insulating film 102 and the buffer insulating film 106 are formed of an oxide film, the first conductive film 104 is formed of a polysilicon film, and the first insulating film 108 is formed of a nitride film. A trench is formed by etching a portion of the first insulating film 108, the buffer insulating film 106, the first conductive film 104, the tunnel insulating film 102, and the semiconductor substrate 100 through a photo and development process.

그런 다음, 트렌치가 채워지도록 트렌치를 포함한 반도체 기판(100) 상부에 제2 절연막을 형성한다. 이때, 제2 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제1 절연막(108) 상부가 노출될 때까지 제2 절연막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)하여 소자 분리막(110)을 형성한다. 소자 분리막(110)을 형성함으로써 액티브 영역 및 필드 영역이 정의된다.Then, a second insulating film is formed on the semiconductor substrate 100 including the trench to fill the trench. In this case, the second insulating film is formed of a high density plasma (HDP) oxide film. The device isolation layer 110 is formed by chemical mechanical polishing (CMP) until the upper portion of the first insulating layer 108 is exposed. By forming the device isolation layer 110, an active region and a field region are defined.

도 1b를 참조하면, 제1 절연막(108) 제거 공정을 실시한다. 이때, 제1 절연막(108)은 습식(wet) 식각 공정을 이용하여 제거한다. 제1 절연막(108) 제거 공정시 인위적으로 소자 분리막(110) 측면이 일부 제거되도록 한다. 이때, 소자 분리막(110) 측면은 5Å 내지 100Å 두께로 제거된다. 제1 절연막(108) 제거 공정시 버퍼 절연막(106)도 함께 제거된다. Referring to FIG. 1B, a process of removing the first insulating layer 108 is performed. In this case, the first insulating layer 108 is removed by using a wet etching process. During the process of removing the first insulating layer 108, a portion of the side surface of the device isolation layer 110 is artificially removed. At this time, the side surface of the device isolation layer 110 is removed to a thickness of 5 ~ 100Å. The buffer insulating film 106 is also removed during the first insulating film 108 removal process.

도 1c를 참조하면, 소자 분리막(110)과 제1 도전막(104) 표면에 라이너(liner) 형태로 플로팅 게이트용 제2 도전막(112)을 형성한다. 이때, 제2 도전막(112)은 폴리실리콘막을 이용하여 5Å 내지 500Å 두께로 형성한다. 소자 분리막(110)과 소자 분리막(110) 사이가 채워지도록 소자 분리막(110)과 제1 도전 막(104)을 포함한 반도체 기판(100) 상부에 제3 절연막(114)을 형성한다. 이때, 제3 절연막(114)은 산화막 또는 질화막으로 형성한다. Referring to FIG. 1C, the second conductive layer 112 for the floating gate is formed on the surface of the device isolation layer 110 and the first conductive layer 104 in the form of a liner. In this case, the second conductive film 112 is formed to have a thickness of 5 kV to 500 kV using a polysilicon film. The third insulating layer 114 is formed on the semiconductor substrate 100 including the device isolation layer 110 and the first conductive layer 104 to fill the gap between the device isolation layer 110 and the device isolation layer 110. At this time, the third insulating film 114 is formed of an oxide film or a nitride film.

도 1d를 참조하면, 제2 도전막(112) 상부가 노출될 때까지 제3 절연막(114)을 식각한다. 이때, 제3 절연막(114)은 건식(dry) 식각 또는 습식 식각 공정으로 제거한다. 여기서, 건식 식각 공정시 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 소스 가스로 이용하여 식각한다. 산화(oxidation) 공정을 실시하여 노출된 제2 도전막(112) 표면을 산화시켜 산화막(116)을 형성한다. Referring to FIG. 1D, the third insulating layer 114 is etched until the upper portion of the second conductive layer 112 is exposed. In this case, the third insulating layer 114 is removed by a dry etching or a wet etching process. Here, in the dry etching process, a mixed gas obtained by mixing CF 4 , CHF 3 , Ar, and O 2 gas is used as the source gas. An oxidation process is performed to oxidize the exposed surface of the second conductive film 112 to form an oxide film 116.

도 1e를 참조하면, 습식 식각 공정을 실시하여 산화막(116)을 제거한 후 건식 식각 공정을 실시하여 제2 도전막(112) 사이에 형성된 제3 절연막(114)을 제거하여 유(U)자 형태의 플로팅 게이트를 형성한다. 이때, 건식 식각 공정시 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 소스 가스로 이용하여 식각한다. 제3 절연막(114)이 제거되는 동안 제3 절연막(114)과 같은 물질인 산화막으로 형성된 소자 분리막(110) 상부도 제3 절연막(114)의 두께만큼 제거되어 제2 도전막(112) 표면이 노출된다. 이때, 제2 도전막(112)은 10Å 내지 1000Å의 높이로 노출되고, 유(U)자 모양의 제2 도전막(112) 사이의 폭은 20Å 내지 500Å이 유지 되도록 한다. 반도체 기판(100)에서 전체적인 액티브 영역과 필드 영역의 임계치수(Critical Dimension; CD)는 각각 1nm 내지 100nm가 된다. Referring to FIG. 1E, a wet etching process may be performed to remove the oxide layer 116, and then a dry etching process may be performed to remove the third insulating layer 114 formed between the second conductive layers 112 to form a U-shaped shape. To form a floating gate. At this time, during the dry etching process, the mixed gas mixed with CF 4 , CHF 3 , Ar, and O 2 gas is etched using the source gas. While the third insulating layer 114 is removed, the upper portion of the device isolation layer 110 formed of an oxide film of the same material as the third insulating layer 114 is also removed by the thickness of the third insulating layer 114 so that the surface of the second conductive layer 112 is formed. Exposed. At this time, the second conductive film 112 is exposed to a height of 10 kPa to 1000 kPa, and the width between the U-shaped second conductive film 112 is maintained to 20 kPa to 500 kPa. In the semiconductor substrate 100, the critical dimensions (CD) of the entire active area and the field area are 1 nm to 100 nm, respectively.

상기와 같이, 플로팅 게이트를 U자 형태로 만들어 플로팅 게이트의 면적을 줄이는 동시에 플로팅 게이트의 표면적을 증가시킴으로써 플로팅 게이트 간에 발생 하는 간섭(interference) 현상을 감소시키고, 셀(cell) 내의 커플링 비(Coupling Ratio; CR)를 증가시킬 수 있다. 이로 인해 셀 동작 구현을 원활히 할 수 있다.As described above, the floating gate is U-shaped to reduce the area of the floating gate and increase the surface area of the floating gate, thereby reducing interference between floating gates and coupling ratio within the cell. Ratio (CR) can be increased. This facilitates cell operation implementation.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 플로팅 게이트를 U자 형태로 만들어 플로팅 게이트의 면적을 줄임으로써 플로팅 게이트 간에 발생하는 간섭(interference) 현상을 감소시킬 수 있다.First, by reducing the area of the floating gate by making the floating gate U-shaped, it is possible to reduce the interference occurring between the floating gates.

둘째, 플로팅 게이트를 U자 형태로 만들어 플로팅 게이트의 표면적을 증가시킴으로써 셀(cell) 내의 커플링 비(Coupling Ratio; CR)를 증가시킬 수 있다. Second, a coupling gate (CR) in a cell may be increased by making the floating gate U-shaped to increase the surface area of the floating gate.

셋째, 간섭 현상을 감소시키고, 커플링 비를 증가시킴으로써 셀 동작 구현을 원활히 할 수 있다. Third, it is possible to smoothly implement the cell operation by reducing the interference phenomenon and increasing the coupling ratio.

Claims (14)

액티브 영역 상부에 터널 절연막 및 플로팅 게이트용 제1 도전막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a first conductive film for a floating gate formed over an active region, and a device isolation film formed in a field region; 상기 소자 분리막과 제1 도전막을 포함한 상기 반도체 기판 표면에 라이너 형태의 플로팅 게이트용 제2 도전막을 형성하는 단계;Forming a second conductive layer for a floating gate in a liner shape on a surface of the semiconductor substrate including the device isolation layer and the first conductive layer; 상기 제2 도전막 사이에 절연막을 채우는 단계;Filling an insulating film between the second conductive films; 상기 노출된 제2 도전막 표면을 산화시켜 산화막으로 형성하는 단계;Oxidizing the exposed second conductive film surface to form an oxide film; 상기 산화막을 제거하는 단계; 및 Removing the oxide film; And 상기 절연막을 제거하여 유(U)자 형태의 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.And removing the insulating layer to form a floating gate having a U-shaped shape. 제1항에 있어서, The method of claim 1, 상기 액티브 영역에 상기 제1 도전막을 형성한 후,After the first conductive film is formed in the active region, 상기 제1 도전막 상부에 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.The method of claim 1, further comprising forming an insulating layer on the first conductive layer. 제2항에 있어서, The method of claim 2, 상기 소자 분리막을 형성한 후,After forming the device isolation layer, 상기 절연막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.And removing the insulating film. 제3항에 있어서, The method of claim 3, 상기 절연막 제거 공정시 상기 소자 분리막 측면이 일부 제거되는 플래시 메모리 소자의 제조방법.And partially removing the side surface of the device isolation layer during the insulating film removal process. 제4항에 있어서, The method of claim 4, wherein 상기 소자 분리막 측면은 5Å 내지 100Å 두께로 제거되는 플래시 메모리 소자의 제조방법. A side surface of the device isolation layer is removed to a thickness of 5Å to 100Å Flash memory device manufacturing method. 제1항에 있어서, The method of claim 1, 상기 제2 도전막은 5Å 내지 500Å 두께로 형성하는 플래시 메모리 소자의 제조방법. The second conductive film is a method of manufacturing a flash memory device having a thickness of 5 ~ 500Å. 제1항에 있어서, The method of claim 1, 상기 절연막 형성 공정은,The insulating film forming process, 상기 제2 도전막 사이가 채워지도록 상기 제2 도전막 상부에 절연막을 형성하는 단계; 및 Forming an insulating film on the second conductive film so as to fill the space between the second conductive film; And 상기 제2 도전막 표면이 노출될 때까지 상기 절연막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.And removing the insulating layer until the surface of the second conductive layer is exposed. 제7항에 있어서, The method of claim 7, wherein 상기 절연막은 건식 식각 또는 습식 식각 공정으로 제거하는 플래시 메모리 소자의 제조방법.The insulating film is a method of manufacturing a flash memory device to remove the dry etching or wet etching process. 제8항에 있어서, The method of claim 8, 상기 건식 식각 공정시 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 소스 가스로 이용하는 플래시 메모리 소자의 제조방법. A method of manufacturing a flash memory device using a mixed gas of CF 4 , CHF 3 , Ar and O 2 gas as a source gas during the dry etching process. 제1항에 있어서, The method of claim 1, 상기 유자 모양의 제2 도전막은 10Å 내지 1000Å 높이로 노출되는 플래시 메모리 소자의 제조방법.The citron-shaped second conductive film is exposed to a height of 10Å to 1000Å Flash memory device manufacturing method. 제1항에 있어서, The method of claim 1, 상기 유자 모양의 제2 도전막 사이의 폭은 20Å 내지 500Å이 유지되는 플래시 메모리 소자의 제조방법. And a width between the second conductive film of the citron shape is 20 kW to 500 kW. 제1항에 있어서,The method of claim 1, 상기 액티브 영역의 임계치수(Critical Dimension; CD)는 1nm 내지 100nm가 되는 플래시 메모리 소자의 제조방법.The critical dimension (CD) of the active region is a flash memory device manufacturing method of 1nm to 100nm. 제1항에 있어서,The method of claim 1, 상기 필드 영역의 임계치수는 1nm 내지 100nm가 되는 플래시 메모리 소자의 제조방법.The critical dimension of the field region is 1nm to 100nm manufacturing method of a flash memory device. 제1항에 있어서,The method of claim 1, 상기 절연막 제거 공정시 상기 소자 분리막 상부도 일부 제거되는 플래시 메모리 소자의 제조방법.And partially removing the upper portion of the device isolation layer during the insulating film removal process.
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CN105789212A (en) * 2014-12-24 2016-07-20 上海格易电子有限公司 Flash memory unit and fabrication method

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