KR20050065602A - 데이터 변환기 - Google Patents

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KR20050065602A
KR20050065602A KR1020057006559A KR20057006559A KR20050065602A KR 20050065602 A KR20050065602 A KR 20050065602A KR 1020057006559 A KR1020057006559 A KR 1020057006559A KR 20057006559 A KR20057006559 A KR 20057006559A KR 20050065602 A KR20050065602 A KR 20050065602A
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KR
South Korea
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pass filter
low pass
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sigma delta
delta modulator
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Application number
KR1020057006559A
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Inventor
다니엘 신켈
페트루스 에이 씨 엠 누이즈텐
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Filing date
Publication date
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Abstract

데이터 변환기는 예컨대 클래스 D 전력 증폭기를 구동하는 이산시 시그마 델타 변조기를 포함한다. 이 시그마 델타 변조기의 로우 패스 필터는 데이터 변환기의 출력에 인가되는 펄스의 클러스터링을 증가시키기 위해서 오실레이션 주파수(리미트 사이클)를 더 낮추는 적절한 위치에 폴을 추가함으로써 수정되었다.

Description

데이터 변환기{DATA CONVERTER}
본 발명은 특정 샘플 주파수를 동작시키는 시그마 델타 변조기를 포함하는 데이터 변환기에 관한 것으로, 이 시그마 델타 변조기는 비교기, 이산시 로우 패스 필터(a discrete-time low-pass filter) 및 양자화기를 피드백 루프에 이 순서로 포함하고 있으며, 여기서 비교기는 양자화기의 출력과 변환될 입력 신호를 비교한다. 이러한 데이터 변환기는 A.J.Margrath 및 M.B.Sandler의 "Digital Power Amplification Using Sigma-Delta Modulation and Bit Flipping" in J.Audio Engineering Society, Vol.45, No 6, pp 476-487, June 1997에 나와있다.
본 발명은 특히 스위칭 전력 증폭기(클래스 D 증폭기)를 구동하는 것에 관한 것이지만, 이에 한정되는 것은 아니다. 이들 증폭기는 예컨대 모터 구동기, 공급 레귤레이터 및 오디오 증폭기에서 사용된다. 기존의 클래스 D 증폭기는 아날로그 펄스 폭 변조기를 사용한다. 그러나, 최근에는 신호가 디지털 영역에서 종종 사용되어서 처리되기 때문에, 디지털 펄스 폭 변조기가 필요하다. 그러나, 문제는 신호 진폭을 펄스 폭에 비례해서 직접 변환하는 디지털 펄스 폭 변조기에는 샘플러에서 발생한 상당한 신호 왜곡이 나타난다는 점이다. 그러나, 매우 높은 샘플 주파수를 사용함으로써 이러한 왜곡을 감소시킬 수 있지만, 이는 매우 복잡하고 고가인 회로가 필요하다는 단점이 있다.
위에 설명된 문헌에 나온 방법은 시그마 델타 변조기를 사용해서 펄스 밀도 변조된 신호로 변환하는 것이다. 후속해서, 시그마 델타 변조기의 출력 펄스는 1비트 D/A 컨버터로서 동작하는 전력 증폭기를 스위칭하는 데 사용되고, 전력 증폭기의 부하에 의해 전체적으로 혹은 부분적으로 이루어지는 전력 증폭기의 출력은 로우 패스 필터링 수단에 인가된다. 그러나, 종래의 시그마 델타 변조기에서의 문제는 펄스 밀도 변조된 신호가 펄스 폭 변조된 신호보다 훨씬 더 높은 스위칭 주파수를 갖는다는 점이다. 이는 특히 전력 변환기에서 그 사용가능 범위를 제한하며, 그 이유는 클래스 D 증폭기에서의 전력 손실이 스위칭 플랭크(switching flanks)의 수에 비례해서 증가하기 때문이다. 위의 문헌에서, 시그마 델타 변조기 주위에서 별도의 컨트롤러를 사용해서 시그마 델타 변조기로 하여금 저주파 펄스 패턴을 생성하게 하는 방법이 제안된다. 이 방법은 "비트 플리핑(bit flipping)"이라고 불리며, 상당히 좋은 결과를 내기는 하지만, 회로를 복잡하게 한다는 단점이 있다.
도 1은 본 발명에 따른 데이터 변환기의 실시예의 개략도,
도 2는 도 2의 실시예에서 사용되는 디지털 로우 패스 필터의 전송 함수를 진폭 대 주파수의 그래프로 도시하는 도면,
도 3은 도 2의 실시예에서 사용되는 디지털 로우 패스 필터의 전송 함수를 위상 대 주파수의 그래프로 도시하는 도면.
본 발명은 시그마 델타 변조기가 위의 문헌의 솔루션보다 회로가 덜 복잡한 저주파 펄스 패턴을 생성하게 하면서도, 이들 펄스 패턴의 평균 길이의 선택에 융통성이 큰 것을 목적으로 하며, 따라서 본 발명에 따른 데이터 변환기는 시그마 델타 변조기의 유휴 오실레이션 주파수를 감소시키기 위해서, 이산시 로우 패스 필터가 샘플 주파수(fs)의 최소한 1/4이하인 주파수에서 양의 그룹 지연을 갖는 180°위상 지연을 갖는 것을 특징으로 한다. 그룹 지연은 위상 대 주파수 특성의 기울기가 음인 것으로 정의된다. 따라서, 이는 본 발명에 따라서 위상 대 주파수 특성은 하향으로 주파수를 증가시키면서 샘플 주파수(fs)의 최소한 1/4 이하인 주파수에서 180°레벨을 지난다.
이론적으로, 각각의 시그마 델타 변조기는 "리미트 사이클"이라고 불리는 오실레이션 패턴을 생성한다. 하나의 적분기를 구비한 아날로그 시그마 델타 변조기 및 후속하는 비교기는 이론적으로 무한의 주파수로 오실레이트하기 시작하고, 평균 출력 신호는 입력 신호와 같을 것이다. 제로의 입력 신호를 가진 동일한 디지털 시그마 델타 변조기는 샘플 주파수의 절반에서 오실레이트하기 시작하며, 이는 이산시 적분기의 고유한 시간 지연 때문이다. 본 발명의 기본 사상은 이산시 로우 패스 필터의 크기를 적절하게 조정함으로써, 시그마 델타 변조기가 "비트 플리핑"없이 종래의 기술의 시그마 델타 변조기의 경우보다 상당히 더 낮은 주파수로 오실레이트할 수 있으며, 이와 같은 오실레이터 주파수의 감소는 펄스 패턴을 더 넓게 하고, 따라서 시그마 델타 변조기의 출력에서의 스위칭 플랭크를 더 감소시킨다.
예컨대, 우선적으로 256×44.1KHz의 샘플 레이트(fs)까지 업샘플링되는, 44.1KHz의 표준 CD 오디오 샘플 레이트를 갖는 오디오 신호용 시그마 델타 변조기에서, 평균 오실레이션 주파수는 fs/2=128×44.1KHz에서 약 8×44.1 KHz으로, 1/16로 감소될 수 있다. 본 출원의 이후에 설명되는 실시예는 이러한 주파수 특성에 기초한다.
본 발명에 따른 데이터 변환기의 가장 중요한 장점은 훨씬 더 낮은 스위칭 주파수 및 대응하는 에너지 손실의 감소이며, 특히 변환기가 클래스 D 전력 증폭기를 구동하는 데 사용될 때 그렇다. 또한, 스위칭 주파수가 더 낮기 때문에 1비트 변환기와 관련된 가장 중요한 문제인 심볼간 간섭(ISI) 및 클록 지터에 둔감하다. 펄스의 평균 폭은 종래의 1비트 변환기에 비해서 훨씬 더 크며, 그 때문에 스위칭 순간의 펄스 폭의 상대적인 변화는 더 작다. 제안된 데이터 변환기의 스위칭 주파수는 더욱 안정적이며, 즉 종래의 데이터 변환기의 스위칭 주파수보다 입력 신호에 덜 의존한다. 따라서, 본 발명의 데이터 변환기의 기본인 아날로그 백엔드는 고조파 왜곡을 덜 발생시킬 것이다. 본 발명을 사용해서, 스위칭이 가장 부정확한 경우에도 노이즈 플로어의 증가를 유발할 것이고, 고조파 왜곡의 증가는 훨씬 덜할 것이다.
본 발명에 따른 데이터 변환기의 바람직한 실시예는 이산시 로우 패스 필터의 전송 함수가 복소수 z평면에서, 이 평면의 단위원의 지점(1;0)에서 혹은 부근에서 복수의 폴을 포함하고, 0.20과 0.92 사이의 값에서 위의 평면의 양의 실수 축에서 추가 폴을 포함해서 시그마 델타 변조기의 유휴 오실레이션 주파수를 감소시킨다. 이 복수의 폴들의 위치는, 예컨대 버터워스(Butterworth) 또는 체비세프(Chebyshev) 특성을 사용해서 적절하게 낮은 주파수 통과 대역, 충분히 경사진 기울기를 획득하도록 결정될 수 있다. 이 폴들은 변환될 신호의 대역폭에서 주로 동작하며, 노이즈 세이핑에 실질적으로 기여해서 이 대역폭에서 노이즈 파워를 감소시킨다. 실수 축의 추가 폴은 주로 고주파에서 동작하며, 루프가 펄스 패턴의 평균 길이를 오실레이트시키는 평균 주파수를 결정한다. 아래에 주어지는 실시예에서, 이 폴은 복소수 z평면의 지점(0.88;0)에 위치된다. 폴을 지점(1;0)으로부터 이격시켜서 위치시킴으로써, 오실레이터 주파수가 증가할 것이며, 즉 추가 폴이 더 지점(1;0)으로부터 더 멀리 이격될수록, 폴이 펄스 패턴이 미치는 영향을 더 줄어든다. 오실레이터 주파수를 더 줄이려한다면, 폴이 지점(1;0)이 더 가깝게 위치되어야 하지만, 0.92보다 더 가깝게 이동하면 폴이 지점(1;0)에 너무 가까워서 오실레이션 패턴에 대한 폴의 어떤 제어를 상실할 것이다.
바람직하게는, 본 발명의 DA 컨버터는 이산시 로우 패스 필터의 전송 함수가 이산시 로우 패스 필터의 제로의 갯수를 최소 2만큼 초과하는 폴의 수를 갖는 것을 특징으로 한다. 디지털 시그마 델타 변조기에서 통상적으로 폴의 수가 1만큼 제로의 갯수를 초과하기 때문에, 이는 추가 제로의 도입없이 추가 폴이 도입된다는 것을 의미한다. 제로의 위치는 시그마 델타 변조기의 안정성 요구와 노이즈 세이핑 요구의 절충 방안이고, 이 절충 방안은 더 낮은 주파수에서 더 고차인 특성이 나오고, 후속해서 중간 주파수에서 1차 특성이 나올 때 가장 잘 유지된다. 추가 제로를 도입하지 않고 추가 폴을 추가함으로써, 위의 중간 주파수에서의 주파수 범위의 2차 특성이 획득되고, 중간 주파수에서의 1차 특성은 보존된다. 그러나, 어떤 경우든, 추가 제로를 실수축에 위치시켜서 필터의 위상 특성의 변화를 유발할 수 있고, 이에 따라서 노이즈 세이핑 특성을 크게 변화시키지 않고 오실레이션 주파수를 변화시킬 수 있다.
본 발명에 따른 적절한 데이터 변환기는 이산시 로우 패스 필터가 적분기의 캐스케이드, 계수 승산기를 통해서 이 적분기의 출력을 합산해서 이산시 로우 패스 필터의 출력을 구성하는 합산 수단 및 적분기 중 첫번째 적분기와 직렬로 배열되어서 복소수 z평면의 실수축에 추가 폴을 생성하는 단일 차수(a single order) 로우 패스 필터부를 포함한다. 로우 패스 필터부는 제 1 적분기의 앞에 또는 뒤에 위치될 수 있지만, 제로가 추가되는 것을 방지해야 한다면, 합산 수단의 제 1 탭 앞에 위치된다. 다른 방안으로 로우 패스 필터부가 합산 수단의 출력단에 위치될 수도 있다는 점에 주의한다. 또한, 본 발명의 범주를 벗어나지 않고, 이산시 로우 패스 필터의 1개 이상의 지점으로 양자화기의 출력을 피드백시킴으로써 모든 또는 일부 제로가 만들어질 수 있다는 점에도 주의한다.
본 발명의 데이터 변환기가 디지털 PCM 데이터를 1 비트 디지털 데이터로 변환시키는 것으로 한정되는 것은 아니라, 아날로그 데이터를 1비트 디지털 데이터로 변환할 수 있다는 점을 관찰할 수 있다. 이러한 변환기는 예컨대, 양자화기의 출력을 (아날로그) 비교기에 인가하기 위한 아날로그 펄스로 변환시키는 1비트 D/A 변환기 및 비교기의 아날로그 출력을 샘플링하고, 이렇게 획득된 아날로그 샘플을 이산시 로우 패스 필터에 공급하는 샘플러를 포함할 수 있다.
본 발명은 첨부된 도면을 참조하면서 설명될 것이다.
도 1의 데이터 변환기는 간단한 감산기가 될 수 있는 비교기(G)를 통해서, 입력단에서 디지털 입력 신호(U), 예컨대 디지털 PCM 신호를 수신하는 로우 패스 필터(FD)를 포함한다. 디지털 로우 패스 필터의 출력 신호(V)는 1비트 양자화기(Q)에서 양자화되고, 양자화기의 출력(W)은 비교기(G)로 피드백된다. 따라서, 비교기는 입력 신호(U)에서 양자화기 출력(W)을 빼고, 차분 신호(U-W)는 디지털 로우 패스 필터(FD)로 전송되며, 이 차분 신호(U-W)의 저주파 성분은 양자화기에 인가된다. 양자화기의 출력은 일련의 1비트 펄스로, 기준값에 대해서 +1 또는 -1의 값을 갖는다. 비교기(G), 디지털 로우 패스 필터(FD) 및 양자화기(Q)가 모여서 이산시 시그마 델타 변조기를 이루며, 이는 PCM 입력 신호의 값과 펄스(W)의 저주파 성분 사이의 차이를 가능한 한 작게 유지시킨다. 따라서, 입력 신호의 값이 증가하면 양자화기의 출력에서 +1 펄스의 수는 증가하고, -1 펄스의 수는 감소한다. 유사하게, 입력 신호의 값이 감소하면, 양자화기-출력단에서의 +1 펄스의 수는 감소하고, -1 펄스의 수는 증가한다. 시그마 델타 변조기의 디지털 입력 신호(U)는 비트의 위치 즉, 더 큰 비트 및 더 작은 비트에 따라 달라지는 값을 가진 비트를 포함하는 경우에도, 디지털 출력 펄스(W)는 모두 같은 크기를 갖는다. 디지털 입력 신호와는 반대로, 시그마 델타 변조기의 디지털 출력 신호는 아날로그 신호 성분을 실질적으로 매칭시키는 저주파 성분을 가지며, 따라서 이 아날로그 신호 성분은 적절한 1비트 DA 변환기와 후속하는 아날로그 로우 패스 필터에 의해 복원될 수 있다. 이론적으로는, 1비트 DA 변환기는 스위칭된 전력 증폭기(클래스 D 증폭기)를 포함할 수 있으며, 아날로그 로우 패스 필터는 1개 이상의 확성기를 포함할 수 있다.
시그마 델타 변조기의 출력 신호(W)의 전체 전력은 실질적으로 기저대 신호의 전력보다 더 크며, 이는 신호 대역 밖의 특정 주파수 대역이 나머지 출력 전력(노이즈 전력)을 분배하는 데 사용되어야 한다는 것을 의미한다. 이 노이즈 전력을 나머지 주파수 대역으로 완전히 세이핑하기 위해서, 시그마 델타 변조기의 디지털 로우 패스 필터는 상당히 더 높은 차수가 되어야 한다. 도 1의 장치에서, 디지털 로우 패스 필터(FD)는 6개의 적분기(I1 내지 I6)를 캐스케이드로 포함한다. 각각의 적분기는 z트랜스퍼 1/(z-1)를 갖고 있다. 적분기(I1, I2) 각각은 복소수 z평면의 단위 원 상의 지점(1;0)에서 폴을 구성하고 있다. 적분기(I3, I4)는 지점(1;0)에서 2개의 폴을 구성할 것이지만, 그러나 적분기(I4)의 출력은 승산기(A1)를 지나서 감산기(S1)을 통해서 적분기(I3)의 입력으로부터 감산되고, 이 방법은 2개의 폴 중 하나는 상향 이동시키고, 나머지 하나는 하향 이동시켜서 지점(1;±sqrt(A1))에서 공액 폴을 획득한다. 같은 방식으로, 적분기(I5, I6)는 적분기(I5)로의 입력단에 승산기(A2) 및 감산기(S2)를 구비해서, 지점(1;±sqrt(A2))에서 2개의 공액 폴을 생성한다.
6개의 적분기(I1 내지 I6)의 출력단은 각각 계수 승산기(C1 내지 C6)에 각각 접속되며, 이들 계수 승산기의 출력은 합산기(AD)에서 합산되어서 디지털 로우 패스 필터(FD)의 출력(V)을 구성한다. 알려진 바와 같이, 이러한 구성은 디지털 로우 패스 필터의 전송 함수에서 많은 수의 제로를 생성한다. 도 1의 6개의 계수 승산기는 5개의 제로를 생성하고, 이 제로의 위치는 복소수 z평면에서 계수 승산기(C1 내지 C6)를 적절하게 선택함으로써 선택될 수 있다. 6개의 폴은 복소수 z평면의 지점(1;0) 상에 혹은 이에 매우 가깝게 위치되며, 전체 통과 대역 상에서 충분한 신호 대 노이즈 비를 보장하고, 통과대역 상에서 전송 특성의 충분히 급격한 에지를 보장하도록 분배된다. 5개의 제로는 높은 입력 신호값에서 최적의 안정성을 획득하고, 더 높은 주파수 대역에서 샘플 노이즈의 최적의 세이핑을 획득하도록 위치된다.
도 1의 장치는 디지털 로우 패스 필터(FD)의 입력단과 적분기(I1) 사이에 위치된 로우 패스 필터부(L)를 더 포함한다. 로우 패스 필터부(L)는 전송 함수 1(z-B)를 갖고 있으며, 예컨대 샘플 지연부가 후속하는 가산기로 이루어질 수 있고, 지연부의 출력은 인자(B)를 가진 승산기를 통해서 가산기에 피드백된다. 1-B가 곱해지고, 이어서 이 값이 입력에서 감산되는 출력단을 가진 적분기로 이를 구성할 수도 있다. 로우 패스 필터부(L)는 복소수 z평면의 가로축 상의 위치(B;0)에 추가 폴을 생성한다. 이 필터부(L)는 적분기(I1) 뒤에 위치될 수 있지만, 바람직하게는 필터부(L)가 추가 제로를 생성하지 않도록 계수 승산기(C1)로의 탭 앞에 위치된다. 필터부(L)에서, 로우 패스 필터(FD)는 7개의 폴 및 5개의 제로를 갖는 7차이다. 실제 테스트된 장치의 폴과 제로의 위치가 다음 표에 리스팅되어 있다.
적분기(I3, I4) 및 계수 A1=0.00011449인 승산기(A1)는 2개의 공액폴(3, 4)을 생성한다. 이와 유사하게, 적분기(I5, I6) 및 계수 A2=0.00005625인 승산기(A2)는 2개의 공액폴(5, 6)을 생성한다. 폴(1, 2)은 적분기(I1, I2)에 의해 각각 생성되고, 폴(7)은 B=0.88인 로우 패스 필터부(L)에 의해 생성된다. 폴(1 내지 6)이 모두 복소수 z평면의 지점(1;0)에 또는 이웃해서 위치된다는 것을 관찰할 수 있다. 이는 이들 6개의 폴은 주로 0.01×fs/2 이하의 주파수, 즉 오디오 기저대나 이에 가까운 주파수에 영향을 미친다. 이에 비래서, 추가 폴(7)은 실질적으로 지점(1;0)으로부터 이격되어 위치되고, 따라서 이는 주로 0.01×fs/2 내지 1×fs/2의 주파수에 영향을 미친다. fs=256×44.1KHz에서, 6개의 폴은 주로 56.5KHz 이하에서 동작하고, 폴(7)은 56.5KHz과 5650KHz 사이의 주파수 영역에서 동작한다. 5개의 제로는 바람직하게는 지점(1;0)으로부터 멀리 위치되어서 노이즈 세이핑을 개선하지만, 이는 안정성 요건에 의해 제한된다. 위에 주어진 실시예에서, 제로는 더 높은 (6)차 전송과 더 낮은 (1)차 전송 사이의 턴 오버 지점이 약 80KHz이 되도록 위치가 정해진다.
위에 주어진 폴(2 내지 6)과 제로(1 내지 5)의 위치로부터 계수(C1 내지 C6)가 계산될 수 있다. 이는 폴(5, 6)의 위치에서 계수(C5, C6)를 우선 계산하고, 이어서 계산된 계수(C5, C6)를 사용해서 폴(3, 4)의 위치에서 계수(C3, C4)를 계산하며, 마지막으로 계산된 계수(C3 내지 C6)를 사용해서 폴(2)의 위치에서 계수(C2)를 계산한다. 위에 주어진 폴과 제로의 위치의 결과는 다음과 같다.
실제로, 계수(C1 내지 C6) 및 계수(A1, A2)는 바람직하게는 2의 멱 또는 2의 멱의 합인 버전으로 변환되어서 회로를 복잡하지 않게 한다.
추가 폴(7)의 함수는 다음과 같이 상세히 설명될 수 있다. 시그마 델타 변조기 피드백 루프는 항상 오실레이트할 것이다. 디지털 입력 신호(U)가 많은 수의 샘플 주기 동안 제로라고 가정한다. 그러면 폴(7) 없이, 양자화기(Q)는 교번하는 일련의 +1과 -1 펄스를 출력할 것이다. 즉, 루프는 fS/2=5650KHz에서 오실레이트한다. 다른 입력 신호 레벨에서, 오실레이팅 주파수는 다른 펄스 패턴, 예컨대 +1, +1, -1, +1, +1, -1 등 또는 +1, +1, +1, -1, -1, +1, +1, -1, -1을 생성하도록 변화될 수 있다. 추가 폴(7)의 기능은 시그마 델타 변조기가 더 긴 펄스 패턴을 생성하도록 오실레이션 주파수를 더 낮추는 것이다. 예컨대, 유휴 주파수, 즉 오실레이션 주파수는 입력 신호가 제로일 때, 약 8*fs=352.8KHz까지 감소될 수 있고, 이는 원래의 유휴 주파수의 1/16이다. 제로입력 신호값에서의 펄스 패턴은 16개의 +1펄스, 16개의 -1 펄스, 16개의 +펄스 등이고, 이들 펄스가 NRZ이기 때문이 이는 데이터 변환기에 의해 구동되는 전력 증폭기가 추가 폴(7)이 없는 경우보다 약 1/16만큼 스위칭시켜야 한다는 것을 의미한다. 폴(7)의 효과는 도 2 및 3의 그래프로 도시될 수 있으며, 이는 0.01×fs/2와 1×fs/2 사이의 영역에 폴(7)이 있고 없는, 디지털 로우 패스 필터(FD)의 전송 함수의 진폭 대 주파수 및 위상 대 주파수 특성을 도시하고 있다. 곡선(I)은 로우 패스 필터부(L)가 없는 경우의 특성을 나타내고, 곡선(II)은 로우 패스 필터부(L)가 있는 경우의 특성을 나타낸다. 도 3의 위상 대 주파수 특성으로부터 곡선(I)은 fs/2에서 -π(180°)레벨로 하향하고, 반면에 곡선(II)은 약 0.07×fs/2의 훨씬 더 낮은 주파수에서 -π(180°)레벨로 하향한다는 것을 알 수 있다.
위에 주어진 폴 및 제로는 디지털 로우 패스 필터(FD)의 경우라는 것에 주의한다. 시그마 델타 변조기의 오실레이트 동작은 폐 시그마 델타 루프 자체의 폴에 더 관련된다. 그러나, 이 루프의 양자화기는 상당히 비선형이여서, 분석하기 어렵다. 루프의 개략적인 오실레이트 동작은 양자화기를 샘플링 노이즈 소스로서 고려하고, 신호 의존 증폭 계수를 가진 증폭기를 고려함으로써 획득될 수 있다. 따라서, 폐루프의 폴이 로우 패스 필터의 폴로부터 로우 패스 필터의 제로(낮은 증폭 계수의 경우) 또는 z평면의 단위원 밖으로(높은 증폭 계수의 경우) 이동한다. 시그마 델타 변조기는 이러한 폴의 궤도와 단위원과의 교차점에 대응하는 주파수 부근에서 오실레이트할 것이다. 이러한 궤도는 통상적으로 '루트 로커스(root locus)'라고 불리며, 예컨대 ⓒ MatLab 툴을 사용해서 만들어져서 분석될 수 있다.

Claims (4)

  1. 특정 샘플 주파수(fs)에서 동작하는 시그마 델타 변조기를 포함하는 데이터 변환기에 있어서,
    상기 시그마 델타 변조기는 비교기(G), 이산시 로우 패스 필터(FD:a discrete-time low-pass filter) 및 양자화기(Q)를 피드백 루프에 이 순서로 포함하고 있으며,
    상기 비교기(G)는 상기 양자화기의 출력과 변환될 입력 신호(U)를 비교하고,
    상기 시그마 델타 변조기의 유휴 오실레이션 주파수를 감소시키기 위해서, 상기 이산시 로우 패스 필터는 상기 샘플 주파수(fs)의 최소 1/4 이하인 주파수에서 양의 그룹 지연을 갖는 180°의 위상 지연을 갖는
    데이터 변환기.
  2. 제 1 항에 있어서,
    상기 이산시 로우 패스 필터(FD)의 전송 함수는 복소수 z평면에서, 상기 평면의 단위원(unit circle)의 한 지점(1;0)에서 혹은 그 부근에서 복수의 폴(pole)을 포함하고, 상기 평면 상의 양의 실수 축 상 중 0.20과 0.92 사이의 값에서 추가 폴을 포함해서, 상기 시그마 델타 변조기의 상기 유휴 오실레이션 주파수를 감소시키는
    데이터 변환기.
  3. 제 2 항에 있어서,
    상기 이산시 로우 패스 필터(FD)의 상기 전송 함수는 자신 제로의 갯수를 최소 2만큼 초과하는 수의 폴을 갖는
    데이터 변환기.
  4. 제 3 항에 있어서,
    상기 이산시 로우 패스 필터는 적분기(I1 내지 I6)의 캐스케이드, 계수 승산기(C1 내지 C6)를 지나는 상기 적분기의 출력을 합산해서 상기 이산시 로우 패스 필터의 출력을 구성하는 합산 수단(AD) 및 상기 캐스케이드의 적분기 중 첫번째 적분기와 직렬로 위치되어서 상기 복소수 z평면의 상기 실수축에 상기 추가 폴을 생성하는 단일 차수(a single order) 로우 패스 필터부(L)를 포함하는
    데이터 변환기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8339215B2 (en) * 2010-04-11 2012-12-25 Industrial Technology Research Institute Charge domain filter with controllable transfer functions and transfer function control methods thereof
CN102843108B (zh) * 2012-09-21 2016-07-06 中国科学院上海微系统与信息技术研究所 一种高效线性化射频功率放大装置及方法
US10353910B2 (en) * 2016-07-15 2019-07-16 Ebay Inc. Preemptive connection pool adjustments
CN106357174A (zh) * 2016-11-03 2017-01-25 广州中国科学院先进技术研究所 一种电－机械转换器的电流环控制系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392042A (en) * 1993-08-05 1995-02-21 Martin Marietta Corporation Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor
CA2157690A1 (en) * 1995-09-07 1997-03-08 Bosco Leung Lower power passive sigma-delta converter
US5834987A (en) * 1997-07-30 1998-11-10 Ercisson Inc. Frequency synthesizer systems and methods for three-point modulation with a DC response
US6448915B1 (en) * 2000-08-31 2002-09-10 Xilinx, Inc. Modulo-M delta sigma circuit
US6411244B1 (en) * 2001-03-05 2002-06-25 Tektronix, Inc. Phase startable clock device for a digitizing instrument having deterministic phase error correction
DE60106070T2 (de) * 2001-12-27 2005-10-13 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Selbstkalibrierung einer Frequenz einer Modulatorschaltung, und dieses Verfahren anwendende Schaltung
JP2004120239A (ja) * 2002-09-25 2004-04-15 Sanyo Electric Co Ltd Δς変調器

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