KR20050065172A - Method for forming semi-conductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 16
- 238000001039 wet etching Methods 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 34
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 12
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 5
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- -1 spacer nitride Chemical class 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은, 고전압 소자영역과 저전압 소자영역을 포함하는 반도체 소자, 특히 LCD 드라이버 IC에서, 게이트 전극으로 언도프트 비정질 실리콘막과 P-도프트 비정질 실리콘막을 증착한 후 소정의 조건에서 열처리하면 습식 식각 속도가 크게 차이나는 특성을 이용하여 고전압 소자영역과 저전압 소자영역의 게이트 전극 높이를 다르게 형성하고, 그에 따라 고전압 소자영역의 스페이서의 폭도 저전압 소자영역의 스페이서의 폭보다 크게 형성할 수 있도록 하는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다.According to the present invention, a wet etching process is performed in a semiconductor device including a high voltage device region and a low voltage device region, particularly an LCD driver IC, by depositing an undoped amorphous silicon film and a P-doped amorphous silicon film as a gate electrode and then performing heat treatment under predetermined conditions. The gate electrode heights of the high voltage device region and the low voltage device region are differently formed by using a characteristic in which the speed is significantly different, and thus the width of the spacer of the high voltage device region can be formed larger than the width of the spacer of the low voltage device region. It relates to a method for manufacturing a semiconductor device.
본 발명에 따른 반도체 소자의 제조방법은 고전압 소자영역의 스페이서 폭을 저전압 소자영역의 스페이서 폭보다 더 크게 형성할 수 있도록 함으로써, 고전압 소자영역에서 높은 항복전압 특성을 가지는 소자를 제조할 수 있도록 함과 아울러, 별개의 복잡한 공정을 거치지 않고서도 간단한 공정에 의해 고전압 소자영역과 저전압 소자영역을 동시에 형성할 수 있도록 함으로써, 공정을 단순화 하고 제조원가를 절감할 수 있도록 하는 효과를 가진다. The method of manufacturing a semiconductor device according to the present invention enables to manufacture a device having a high breakdown voltage characteristic in a high voltage device region by forming a spacer width of a high voltage device region larger than a spacer width of a low voltage device region. In addition, it is possible to simultaneously form a high voltage device region and a low voltage device region by a simple process without going through a separate complicated process, thereby simplifying the process and reducing the manufacturing cost.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 반도체 소자, 특히 LCD 드라이버 IC에서, 고전압 소자영역의 스페이서 폭을 저전압 소자영역의 스페이서 폭보다 더 크게 형성할 수 있도록 함으로써, 고전압 소자영역에서 높은 항복전압 특성을 가지는 소자를 제조할 수 있도록 하고 공정의 단순화를 이룰 수 있도록 하는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in a semiconductor device, particularly an LCD driver IC, by making the spacer width of the high voltage device region larger than the spacer width of the low voltage device region, The present invention relates to a method for manufacturing a semiconductor device, which enables to manufacture a device having high breakdown voltage characteristics and to simplify the process.
반도체 소자, 특히 드라이버 집적 회로(Driver IC, 이하, "드라이버 IC"라 함.)는 액정 표시 소자(Liquid Crystal Display; LCD) 분야에서 가장 많이 사용되고 있으며, 그 외에도 마이콤(Micom)과 민생용/산업용 분야에서 기기를 구동시키기 위한 출력 드라이버에 광범위하게 사용되고 있다. 이러한 드라이버 IC는 주변기기와 접속하여 동작해야 하므로, 높은 항복 전압, 높은 동작 전압(Operation voltage), 높은 구동 전류(Driver current), 및 낮은 온 스테이트 저항을 필수적으로 가져야 한다.Semiconductor devices, in particular driver ICs (hereinafter referred to as "driver ICs"), are the most commonly used in the field of liquid crystal displays (LCDs), as well as for Micom and consumer / industrial applications. It is widely used in the output driver for driving the device in the field. Since these driver ICs must operate in conjunction with peripheral devices, they must have a high breakdown voltage, a high operation voltage, a high driver current, and a low on-state resistance.
상술한 바와 같은 필수 요건들을 만족하기 위하여 드라이버 IC 공정은 저농도의 드레인 영역이 고농도의 드레인 영역을 감싸도록 형성하는 공정을 구비한다.In order to satisfy the essential requirements as described above, the driver IC process includes a process of forming a low concentration drain region surrounding a high concentration drain region.
일반적으로 LCD 드라이버 IC는 소자 구동시 로직회로(LOGIC circuit) 구동을 위한 저전압 동작과 LCD 구동을 위한 고전압 동작을 모두 필요로 하므로, LCD 드라이버 회로가 존재하는 고전압 소자 영역과 로직 회로가 존재하는 저전압 소자영역은 하나의 칩에 동시에 구현되도록 하는 것이 현재의 추세이다. 따라서, 로직회로의 동작과 조화될 수 있는 고전압 프로세서를 구현하는 것은 LCD 드라이버 IC와 관련하여 큰 이슈가 되고 있다.In general, an LCD driver IC requires both a low voltage operation for driving a logic circuit and a high voltage operation for driving an LCD when driving a device, so that a high voltage device region in which an LCD driver circuit exists and a low voltage device in which a logic circuit exists The current trend is to allow regions to be implemented simultaneously on one chip. Therefore, implementing a high voltage processor that can be harmonized with the operation of logic circuits has become a big issue with LCD driver ICs.
하지만, LCD 드라이버 IC에 있어서 고전압 소자영역은 그 동작전압을 높여야 하는 관계로 그 접합 항복전압은 높아야 하며, 이에 따라 고전압 소자영역의 게이트 측벽에 형성되는 스페이서의 폭은 저전압의 그것보다는 더 커야한다. However, in the LCD driver IC, the junction breakdown voltage must be high because the high voltage device region has to increase its operating voltage, and thus the width of the spacer formed on the gate sidewall of the high voltage device region must be larger than that of the low voltage.
따라서, 종래에는 고전압 소자영역에 있어서의 상기와 같은 구조적 요구를 만족시키기 위하여 고전압 소자 영역 형성시 별도의 추가적인 프로세서가 필요하였으며, 그에 따라 공정이 복잡해지거나 추가적인 마스킹 작업이 많이 필요하게 되어 시간적, 비용적인 측면에 있어 비효율적이라는 문제점이 있었다. Therefore, in order to satisfy the above structural requirements in the high voltage device region, a separate additional processor is required in forming the high voltage device region, and thus, a complicated process or a lot of additional masking work are required, resulting in time and cost. There was a problem in terms of inefficiency.
따라서, 본 발명이 이루고자 하는 기술적 과제는 간단한 공정 절차를 통해 고전압 소자 영역과 저전압 소자영역을 함께 형성할 수 있도록 하며, 고전압에서 양호한 접합 항복전압 특성을 가질 수 있도록 하는 반도체 소자의 제조방법을 제공하는 데 있다. Accordingly, the technical problem to be achieved by the present invention is to provide a method of manufacturing a semiconductor device that can form a high voltage device region and a low voltage device region through a simple process procedure, and has a good junction breakdown voltage characteristics at a high voltage. There is.
상기 기술적 과제를 달성하기 위하여, 본 발명은 복수의 소자격리막에 의해 반도체 기판 상에 고전압 소자영역 및 저전압 소자영역이 정의되고, 웰 영역이 형성되어 있는 반도체 소자에서, (1) 상기 고전압 소자영역 및 저전압 소자영역의 반도체 기판 상에 각각 서로 상이한 두께로 형성된 제 1 게이트 산화막 및 제 2 게이트 산화막 상에 언도프트 폴리실리콘막 및 P-도프트 폴리실리콘막을 순차적으로 적층하는 단계와, (2) 상기 고전압 소자영역에 대하여 마스킹을 한 후, 상기 저전압 소자영역의 상기 P-도프트 폴리실리콘막을 습식식각하여 제거하는 단계와, (3) 상기 고전압 소자영역 및 저전압 소자영역에 각각 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계와, (4) N- LDD 이온 주입공정을 실시함으로써, 상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 반도체 기판에 N- LDD영역을 형성하는 단계와, (5) 상기 제 1 게이트 전극의 측벽에는 제 1 게이트 스페이서를, 제 2 게이트 전극의 측벽에는 제 2 게이트 스페이서를 각각 형성하는 단계와, (6) 상기 제 1 게이트 스페이서 및 제 2 게이트 스페이서의 양측의 반도체 기판에 N+ LDD 영역을 형성하는 단계를 포함하여 구성되되,In order to achieve the above technical problem, in the semiconductor device in which a high voltage device region and a low voltage device region are defined on a semiconductor substrate by a plurality of device isolation films, and a well region is formed, (1) the high voltage device region and Sequentially stacking an undoped polysilicon film and a P-doped polysilicon film on a first gate oxide film and a second gate oxide film each having a different thickness on a semiconductor substrate in a low voltage device region; and (2) the high voltage Masking the device region, and then wet etching and removing the P-doped polysilicon layer of the low voltage device region; and (3) a first gate electrode and a second gate electrode and a second gate electrode respectively formed in the high voltage device region and the low voltage device region, respectively. Forming a gate electrode and (4) performing an N-LDD ion implantation process to thereby form the first gate electrode and the second gate electrode. Forming N-LDD regions on both semiconductor substrates, (5) forming a first gate spacer on sidewalls of the first gate electrode, and a second gate spacer on sidewalls of the second gate electrode, respectively; (6) forming an N + LDD region in the semiconductor substrate on both sides of the first gate spacer and the second gate spacer,
상기 제 1 게이트 전극의 높이는 상기 제 2 게이트 전극의 높이보다 크며, 상기 제 1 게이트 스페이서의 폭은 상기 제 2 게이트 스페이서의 폭보다 더 큰 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.A height of the first gate electrode is greater than a height of the second gate electrode, and a width of the first gate spacer is larger than a width of the second gate spacer.
본 발명에서, 상기 P-도프트 폴리실리콘막(106)은 그 농도를 1E19~3E20[atoms/㎤]로 조절함으로써 습식식각 속도를 그에 따라 조절할 수 있도록 하는 것이 바람직하다.In the present invention, it is preferable that the P-doped polysilicon film 106 can adjust its wet etching rate accordingly by adjusting its concentration to 1E19 to 3E20 [atoms / cm 3].
본 발명에서, 상기 단계 (2) 이후에, 상기 제 1 게이트가 형성될 영역을 제외한 상기 고전압 소자영역 상의 P-도프트 폴리실리콘막을 습식식각하여 원래 두께의 25~40%만을 남기고 제거하는 단계를 더 포함하는 것이 바람직하다.In the present invention, after step (2), the step of wet etching the P-doped polysilicon film on the high voltage device region except for the region where the first gate is to be formed, leaving only 25 to 40% of the original thickness. It is preferable to further include.
본 발명에서, 상기 단계 (1)의 상기 제 1 게이트 산화막은 상기 제 2 게이트 산화막보다 더 두껍게 형성하는 것이 바람직하다.In the present invention, the first gate oxide film of step (1) is preferably formed thicker than the second gate oxide film.
본 발명에서, 상기 단계 (1)에서 상기 언도프트 폴리실리콘막 및 P-도프트 폴리실리콘막은 언도프트 비정질 실리콘막 및 P-도프트 비정질실리콘막을 순차적으로 증착한 후, 600~700[℃]의 온도조건 하에서 50~70분 동안 열처리 공정을 실시하여 형성하는 것이 바람직하다.In the present invention, in the step (1), the undoped polysilicon film and the P-doped polysilicon film are sequentially deposited an undoped amorphous silicon film and a P-doped amorphous silicon film, and then of 600 ~ 700 [℃] It is preferable to form by performing a heat treatment process for 50 to 70 minutes under temperature conditions.
본 발명에서, 상기 언도프트 비정질 실리콘막은 1500~2000[Å], P-도프트 비정질실리콘막은 500~1500[Å]의 두께로 증착하는 것이 바람직하다.In the present invention, it is preferable that the undoped amorphous silicon film is deposited to a thickness of 1500 to 2000 [kPa] and the P-doped amorphous silicon film is 500 to 1500 [kPa].
본 발명에서, 상기 단계 (2)에서 상기 P-도프트 폴리실리콘막의 습식식각은 HNO3/CH3COOH/HF/DI 혼합용액을 이용하여 실시하는 것이 바람직하다.In the present invention, the wet etching of the P-doped polysilicon film in step (2) is preferably carried out using a HNO 3 / CH 3 COOH / HF / DI mixed solution.
본 발명에서, 상기 단계 (4)에서 상기 고전압 소자영역의 N- LDD영역 형성을 위한 이온주입공정은 인(P)원소를 사용하여 30~50[keV], 1E13~6E13[atoms/㎠]의 조건 하에서 실시하는 것이 바람직하다.In the present invention, the ion implantation process for forming the N-LDD region of the high voltage device region in the step (4) is 30 ~ 50 [keV], 1E13 ~ 6E13 [atoms / ㎠] of the phosphorus (P) element It is preferable to carry out under conditions.
본 발명에서, 상기 단계 (4)에서 상기 저전압 소자영역의 N- LDD영역 형성을 위한 이온주입공정은 비소(As)원소를 사용하여 3~10[keV], 5E14~2E15[atoms/㎠]의 조건 하에서 실시하는 것이 바람직하다.In the present invention, in the step (4), the ion implantation process for forming the N-LDD region of the low voltage device region is performed using 3 to 10 [keV] and 5E14 to 2E15 [atoms / cm 2] using an arsenic (As) element. It is preferable to carry out under conditions.
본 발명에서, 상기 단계 (5)에서 상기 제 1 게이트 스페이서 및 제 2 게이트 스페이서는 스페이서 산화막 및 스페이서 질화막을 순차적으로 증착한 후, 식각공정을 진행하여 형성하는 것이 바람직하다.In the present invention, in the step (5), the first gate spacer and the second gate spacer are preferably formed by sequentially depositing a spacer oxide film and a spacer nitride film and then performing an etching process.
본 발명에서, 상기 단계 (6)의 N+ LDD영역은 비소(As)원소를 이온 주입한 후, 열처리 공정을 실시하여 형성하는 것이 바람직하다. In the present invention, the N + LDD region of the step (6) is preferably formed by performing an annealing process after ion implantation of arsenic (As) element.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples. In addition, if a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.
도 1 내지 도 8은 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 이를 참조하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.1 to 8 are cross-sectional views sequentially shown to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention. Referring to this, a method of manufacturing a semiconductor device according to the present invention will be described below.
우선, 도 1에 도시된 바와 같이, 반도체 기판(101) 상에 복수의 소자격리막(102)을 형성하여 고전압 소자영역(A) 및 저전압 소자영역(B)을 정의한다. 여기서, LCD 드라이버 회로가 존재하는 부분은 고전압 소자영역(A)으로, 로직 회로가 존재하는 부분은 저전압 소자영역(B)으로 명명한다. 이어서, 소정의 웰영역(미도시)을 형성한 후, 상기 반도체 기판(101) 상에 일정 두께의 제 1 게이트 산화막(103)을 전면에 성장시킨다. First, as shown in FIG. 1, a plurality of device isolation layers 102 are formed on a semiconductor substrate 101 to define a high voltage device region A and a low voltage device region B. As shown in FIG. Here, the portion where the LCD driver circuit exists is referred to as the high voltage element region A, and the portion where the logic circuit exists is referred to as the low voltage element region B. As shown in FIG. Subsequently, after a predetermined well region (not shown) is formed, a first gate oxide film 103 having a predetermined thickness is grown on the semiconductor substrate 101.
다음으로, 상기 고전압 소자영역(A)에 대하여 소정의 마스크를 한 후, 상기 제 1 게이트 산화막(103) 중 저전압 소자영역(B) 상에 형성되어 있던 부분을 식각하여 제거한다. 그리고 나서, 도 2에 도시된 바와 같이, 상기 제 1 게이트 산화막(103)이 제거된 저전압 소자영역(B)의 반도체 기판(101) 상에 일정 두께의 제 2 게이트 산화막(104)을 형성한다. 이 때, 제 2 게이트 산화막(104)의 두께는 제 1 게이트 산화막(103)의 두께보다 얇게 형성한다. Next, after a predetermined mask is applied to the high voltage device region A, portions of the first gate oxide film 103 formed on the low voltage device region B are etched and removed. Then, as shown in FIG. 2, a second gate oxide film 104 having a predetermined thickness is formed on the semiconductor substrate 101 of the low voltage device region B from which the first gate oxide film 103 is removed. At this time, the thickness of the second gate oxide film 104 is formed to be thinner than the thickness of the first gate oxide film 103.
이어서, 도 3에 도시된 바와 같이, 인스튜 폴리실리콘 증착장비를 이용하여 상기 결과물 상에 언도프트 비정질 실리콘막과 P-도프트 비정질 실리콘막을 순착적으로 증착한다. 이 때, 언도프트 비정질 실리콘막의 두께는 1500~2000[Å]으로, P-도프트 비정질 실리콘막은 500~1500[Å]의 두께로 형성한다. 그리고 나서, 600~700[℃]에서 50~70분 동안 열처리공정을 진행하여 상기 언도프트 비정질 실리콘막과 P-도프트 비정질 실리콘막을 결정화시켜 언도프트 폴리실리콘막(105)과 P-도프트 폴리실리콘막(106)을 형성한다. 여기서, P-도프트 폴리실리콘막(106)은 그 농도를 1E19~3E20[atoms/㎤]로 조절함으로써 습식식각 속도를 그에 따라 조절할 수 있도록 한다.Next, as illustrated in FIG. 3, an undoped amorphous silicon film and a P-doped amorphous silicon film are sequentially deposited on the resultant using an in-situ polysilicon deposition apparatus. At this time, the thickness of the undoped amorphous silicon film is 1500 to 2000 [mm], and the P-doped amorphous silicon film is formed to a thickness of 500 to 1500 [mm]. Then, the heat treatment process is performed at 600 to 700 [deg.] C. for 50 to 70 minutes to crystallize the undoped amorphous silicon film and the P-doped amorphous silicon film to undo the polysilicon film 105 and the P-doped poly. The silicon film 106 is formed. Here, the P-doped polysilicon film 106 may adjust the wet etching rate accordingly by adjusting its concentration to 1E19 to 3E20 [atoms / cm 3].
그리고 나서, 도 4에 도시된 바와 같이, 고전압 소자영역(A)을 클로즈하는 마스크를 하여 저전압 소자영역(B) 상의 상기 P-도프트 폴리실리콘막(106)을 식각 제거한다. 이 때, 식각은 HNO3/CH3COOH/HF/DI 혼합용액을 이용하여 습식식각한다. 언도프트 폴리실리콘막과 P-도프트 폴리실리콘막은 HNO3/CH3COOH/HF/DI 혼합용액에 대하여 그 식각비는 60:1 ~ 80:1 정도로서, P-도프트 폴리실리콘막은 언도프트 폴리실리콘막에 비해서 식각이 매우 잘 된다. 따라서, 저전압 소자영역(B)에 의한 상기 식각결과, P-도프트 폴리실리콘막(106)은 거의 다 식각되어 제거되는 반면, 언도프트 폴리실리콘막(105)은 식각에 의한 손실은 아주 미약하여 거의 식각이 되지 않으며, 그에 따라 저전압 소자영역(B)의 폴리실리콘막의 두께를 효과적으로 낮출 수 있다.Then, as shown in FIG. 4, the P-doped polysilicon film 106 on the low voltage device region B is etched away using a mask that closes the high voltage device region A. FIG. At this time, the etching is wet etching using a HNO 3 / CH 3 COOH / HF / DI mixed solution. The etch rate of the undoped polysilicon film and the P-doped polysilicon film is about 60: 1 to 80: 1 with respect to the HNO 3 / CH 3 COOH / HF / DI mixed solution. The etching is much better than that of the silicon film. Therefore, as a result of the etching by the low voltage device region B, almost all of the P-doped polysilicon film 106 is etched away, whereas the undoped polysilicon film 105 has a very small loss due to etching. Almost no etching is performed, whereby the thickness of the polysilicon film in the low voltage device region B can be effectively reduced.
다음으로, 도 5에 도시된 바와 같이, 고전압소자영역(A) 상에 제 1 게이트 전극 및 저전압 소자 영역(B) 상에 제 2 게이트 전극을 각각 형성하기 위하여 게이트 마스크를 한 후, 건식식각 공정을 실시하여, 고전압 소자영역(A) 상에는 언도프트 폴리실리콘막(105)과 P-도프트 폴리실리콘막(106)으로 된 제 1 게이트 전극(105, 106)을, 저전압 소자영역(B) 상에는 언도프트 폴리실리콘막(105)으로 된 제 2 게이트 전극(105)을 형성한다. 그 결과, 제 1 게이트 전극의 높이는 제 2 게이트 전극의 높이보다 더 크게 형성된다.Next, as shown in FIG. 5, after the gate mask is formed to form the first gate electrode on the high voltage device region A and the second gate electrode on the low voltage device region B, a dry etching process is performed. On the high voltage device region A, first gate electrodes 105 and 106 made of the undoped polysilicon film 105 and the P-doped polysilicon film 106 are formed on the low voltage device region B. A second gate electrode 105 made of an undoped polysilicon film 105 is formed. As a result, the height of the first gate electrode is formed larger than the height of the second gate electrode.
여기서, 상기 제 1 및 제 2 게이트 전극 형성을 위한 식각 공정시 폴리실리콘층의 두께가 다름으로 인해 발생할 수 있는 활성영역 상의 식각 어택을 방지하기 위하여, 상기 전극 형성을 위한 식각공정 이전에, 제 1 게이트 전극이 형성될 영역을 제외한 고전압 소자영역(A) 상의 P-도프트 폴리실리콘막(106)을 식각하여 원래 두께의 25~40%만을 남기고 제거하는 공정을 추가적으로 실시한다. 이 때, HNO3/CH3COOH/HF/DI 혼합용액을 이용하여 습식식각하며, 상기 제 1 게이트 전극이 형성될 영역을 제외한 고전압 소자영역(A) 상의 P-도프트 폴리실리콘막(106)이 상기 일정두께만 남을 때가 식각되는 동안 저전압 소자영역(B) 상의 언-도프트 폴리실리콘막(105)은 상기에서 설명한 식각선택비에 따라 거의 식각되지 않는다.Here, before the etching process for forming the electrode, in order to prevent the etching attack on the active region that may occur due to the different thickness of the polysilicon layer during the etching process for forming the first and second gate electrode, The P-doped polysilicon film 106 on the high voltage device region A, except for the region where the gate electrode is to be formed, is etched to remove and leave only 25 to 40% of the original thickness. At this time, the wet etching using the HNO 3 / CH 3 COOH / HF / DI mixed solution, the P- doped polysilicon film 106 on the high-voltage device region (A) except the region where the first gate electrode is to be formed While the time when only the predetermined thickness remains, the undoped polysilicon film 105 on the low voltage device region B is hardly etched according to the etching selectivity described above.
이후, 도 6에 도시된 바와 같이, 소정의 마스크를 이용하여 상기 제 1 게이트 전극 양측의 반도체 기판(101)에 고전압용 N- LDD영역(107) 형성을 위한 이온 주입공정을 실시하며, 이 때, 이온주입은 인(P)원소를 사용하여 30~50[keV], 1E13~6E13[atoms/㎠]의 조건 하에서 실시한다. 그리고 나서, 소정의 마스크를 이용하여 상기 제 2 게이트 전극 양측의 반도체 기판(101)에 저전압용 N- LDD영역(108) 형성을 위한 이온 주입공정을 실시하며, 이 때, 이온주입은 비소(As)원소를 사용하여 3~10[keV], 5E14~2E15[atoms/㎠]의 조건 하에서 실시한다. 이 때, 고전압 및 저전압 소자영역에 대한 N- LDD영역 형성은 임의의 순서에 의해 실시될 수 있다.Thereafter, as shown in FIG. 6, an ion implantation process is performed to form the high voltage N-LDD region 107 in the semiconductor substrate 101 on both sides of the first gate electrode by using a predetermined mask. , Ion implantation is carried out using phosphorus (P) element under the conditions of 30-50 [keV], 1E13-6E13 [atoms / cm 2]. Then, an ion implantation process for forming the low voltage N-LDD region 108 is formed in the semiconductor substrate 101 on both sides of the second gate electrode by using a predetermined mask, and ion implantation is performed using arsenic (As). Using the element, it is performed under the conditions of 3 to 10 [keV] and 5E14 to 2E15 [atoms / cm 2]. At this time, the formation of the N-LDD region for the high voltage and low voltage device regions may be performed in any order.
다음으로, 상기 결과물에 대하여 스페이서 산화막(미도시) 및 스페이서 질화막(미도시)을 순차적으로 적층하며, 그 두께는 각각 100~200[Å], 500~1000[Å]로 하며 소자의 특성에 따라 변경이 가능하다. 이어서, 도 7에 도시된 바와 같이, 식각공정을 실시하여 상기 제 1 게이트 전극의 측벽에는 제 1 게이트 스페이서(109)를, 제 2 게이트 전극의 측벽에는 제 2 게이트 스페이서(110)를 각각 형성한다. 이 경우, 제 1 게이트 전극의 높이는 제 2 게이트 전극의 높이보다 더 크기 때문에, 고전압 소자영역(A)에 형성되는 제 1 게이트 스페이서(109)는 저전압 소자영역(B)에 형성되는 제 2 게이트 스페이서(110)보다 그 폭이 더 두껍게 형성된다. Next, a spacer oxide film (not shown) and a spacer nitride film (not shown) are sequentially stacked on the resultant, and the thickness thereof is 100 to 200 [Å] and 500 to 1000 [Å], respectively, depending on the characteristics of the device. Changes are possible. Subsequently, as illustrated in FIG. 7, an etching process is performed to form first gate spacers 109 on sidewalls of the first gate electrode and second gate spacers 110 on sidewalls of the second gate electrode. . In this case, since the height of the first gate electrode is greater than the height of the second gate electrode, the first gate spacer 109 formed in the high voltage device region A is the second gate spacer formed in the low voltage device region B. Its width is formed thicker than 110.
고전압 소자영역(A)의 동작 전압은 저전압 소자영역(B)의 그것보다 매우 높기 때문에, 이러한 고전압의 동작 전압을 만족시키기 위해서는 접합항복 전압을 높여야 하며, 그에 따라 스페이서의 폭이 더 커져야만 N- LDD영역이 이후 형성될 N+ LDD영역을 효과적으로 감쌀 수 있게 되어 이러한 접합항복 전압 특성을 만족시킬 수 있게 된다. 따라서, 상기와 같이 제 1 게이트 스페이서(109)는 제 2 게이트 스페이서(110)보다 그 폭이 더 크도록 형성되어야 하며, 본 발명에 의한 실시예에서는 게이트 전극을 형성할 때, 고전압 소자영역(A)의 게이트 전극이 저전압 소자영역(B)의 그것보다 더 두껍게 형성되도록 함으로써, 차후 스페이서의 형성이 동일 공정하에 동시에 이루어지더라도 그 스페이서의 크기가 다르게 형성될 수 있도록 하고 있는 것이다.Since the operating voltage of the high voltage element region A is much higher than that of the low voltage element region B, the junction breakdown voltage must be increased in order to satisfy this high voltage operating voltage, so that the spacer width must be larger so that N- The LDD region can effectively wrap the N + LDD region to be formed later, thereby satisfying the junction breakdown voltage characteristic. Therefore, as described above, the first gate spacer 109 should be formed to have a larger width than the second gate spacer 110. In the embodiment of the present invention, when forming the gate electrode, the high voltage device region A By making the gate electrode of () thicker than that of the low voltage device region B, the spacers can be formed differently in size even if the spacers are subsequently formed simultaneously under the same process.
마지막으로, 도 8에 도시된 바와 같이, 제 1 게이트 스페이서(109) 및 제 2 게이트 스페이서(110)의 양측의 반도체 기판(101)에 고전압용 N+ LDD 영역(111) 및 저전압용 N+ LDD 영역(112)을 형성한다. 이 때, 고전압용/저전압용 N+ LDD영역(111, 112)은 비소(As)원소를 이용하여 이온 주입한 후, 열처리 공정을 실시함으로써 형성된다. Finally, as shown in FIG. 8, the N + LDD region 111 for high voltage and the N + LDD region for low voltage may be formed on the semiconductor substrate 101 on both sides of the first gate spacer 109 and the second gate spacer 110. 112). At this time, the high voltage / low voltage N + LDD regions 111 and 112 are formed by ion implantation using an arsenic (As) element and then performing a heat treatment step.
이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 고전압 소자영역의 스페이서 폭을 저전압 소자영역의 스페이서 폭보다 더 크게 형성할 수 있도록 함으로써, 고전압 소자영역에서 높은 항복전압 특성을 가지는 소자를 제조할 수 있도록 함과 아울러, 별개의 복잡한 공정을 거치지 않고서도 간단한 공정에 의해 고전압 소자영역과 저전압 소자영역을 동시에 형성할 수 있도록 함으로써, 공정을 단순화하고 제조원가를 절감할 수 있도록 하는 효과를 가진다. As described above, in the method of manufacturing a semiconductor device according to the present invention, the spacer width of the high voltage device region can be formed larger than the spacer width of the low voltage device region, thereby manufacturing a device having high breakdown voltage characteristics in the high voltage device region. In addition, it is possible to simultaneously form a high voltage device region and a low voltage device region by a simple process without going through a separate complicated process, thereby simplifying the process and reducing the manufacturing cost.
도 1 내지 도 8은 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 도시한 것이다. 1 to 8 illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 소자격리막101 semiconductor substrate 102 device isolation film
103 : 제 1 게이트 산화막 104 : 제 2 게이트 산화막103: first gate oxide film 104: second gate oxide film
105 : 언도프 폴리실리콘막 106 : P-도프트 폴리실리콘막105: undoped polysilicon film 106: P-doped polysilicon film
107 : 고전압용 N- LDD영역 108 : 저전압용 N- LDD영역107: N-LDD area for high voltage 108: N-LDD area for low voltage
109 : 제 1 게이트 스페이서 110 : 제 2 게이트 스페이서109: first gate spacer 110: second gate spacer
111 : 고전압용 N+ LDD 영역 112 : 저전압용 N+ LDD 영역 111: N + LDD region for high voltage 112: N + LDD region for low voltage
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030096940A KR101044775B1 (en) | 2003-12-24 | 2003-12-24 | Method for forming Semi-conductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030096940A KR101044775B1 (en) | 2003-12-24 | 2003-12-24 | Method for forming Semi-conductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050065172A true KR20050065172A (en) | 2005-06-29 |
| KR101044775B1 KR101044775B1 (en) | 2011-06-27 |
Family
ID=37256700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030096940A KR101044775B1 (en) | 2003-12-24 | 2003-12-24 | Method for forming Semi-conductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101044775B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100895825B1 (en) * | 2002-10-25 | 2009-05-06 | 주식회사 하이닉스반도체 | Method for forming isolation layer in semiconductor device |
-
2003
- 2003-12-24 KR KR1020030096940A patent/KR101044775B1/en active IP Right Grant
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| US10629692B2 (en) | 2014-06-10 | 2020-04-21 | International Business Machines Corporation | Tunable breakdown voltage RF FET devices |
| US10680074B2 (en) | 2014-06-10 | 2020-06-09 | International Business Machines Corporation | Tunable breakdown voltage RF FET devices |
| US10770557B2 (en) | 2014-06-10 | 2020-09-08 | International Business Machines Corporation | Tunable breakdown voltage RF FET devices |
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| Publication number | Publication date |
|---|---|
| KR101044775B1 (en) | 2011-06-27 |
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