KR20050065139A - Method for manudacturing isolation of semiconductor device - Google Patents
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Abstract
본 발명은 최대 스트레스 지점을 더미 패턴 쪽으로 유도함으로써 메인 액티브(Main active)에서의 스트레스를 감소시켜 높은 스트레스에 의한 정션 누설 전류를 방지하기 위한 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것으로, 상기 반도체 소자의 소자 분리막 및 그의 형성 방법은 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부 측벽에 희생 산화막을 형성한 후 더미 실리콘을 증착하는 단계와, 상기 더미 실리콘이 증착된 트렌치 내부를 갭필 산화막으로 매립하는 단계와, 상기 갭필 산화막을 평탄화하고 갭필 산화막 위로 드러난 더미 실리콘층을 식각하는 단계를 포함하여 구성된다.The present invention relates to a device isolation layer of a semiconductor device and a method of forming the same for reducing the stress in the main active by inducing a maximum stress point toward the dummy pattern and preventing the junction leakage current caused by high stress. A device isolation film and a method of forming the device may include forming a trench having a predetermined depth in a silicon substrate, forming a sacrificial oxide film on the inner sidewall of the trench, and then depositing dummy silicon, and forming a trench inside the trench where the dummy silicon is deposited. Embedding the gapfill oxide film, and planarizing the gapfill oxide film and etching the dummy silicon layer exposed over the gapfill oxide film.
Description
본 발명은 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것으로, 보다 상세하게는 액티브 실리콘층에 가해지는 스트레스를 감소시키고 STI 탑 코너의 모트 발생을 억제함으로써, 채널 문턱 전압을 증가시키고 인접 소자 간의 펀치 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation film of a semiconductor device and a method of forming the same, and more particularly, to reduce the stress applied to the active silicon layer and to suppress the generation of the STI top corner, thereby increasing the channel threshold voltage and punching between adjacent devices. A device isolation film of a semiconductor device capable of improving characteristics and a method of forming the same.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등 반도체 소자를 형성하는 공정에 있어서는, 기판 상에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)을 각각 형성하게 된다.In general, in the process of forming a semiconductor device such as a transistor and a capacitor on a semiconductor substrate, by forming a device isolation film on the substrate to prevent the electrically conduction of the active region that is electrically energized and to separate the devices from each other Isolation regions are formed respectively.
종래의 소자 분리 방법은 소자를 분리하기 위한 부분의 실리콘 기판에 트렌치를 형성하여 그 부분에 소자 분리용 산화막을 증착시켜 소자를 분리하였다.In a conventional device isolation method, a trench is formed in a silicon substrate in a portion for separating a device, and an oxide film for separating a device is deposited on the portion to separate the device.
이러한 종래 기술에 의한 소자 분리막 형성 방법에 의하면, 트렌치 내부에 필드 산화막을 증착할 때 높은 스트레스에 의해 실리콘의 액티브 영역에 결함이 발생하는 문제점이 있었다.According to the device isolation film forming method according to the prior art, there is a problem that a defect occurs in the active region of silicon due to high stress when depositing a field oxide film in the trench.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 분리막 형성 방법의 문제점을 자세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the problem of the device isolation film forming method of the prior art semiconductor device.
도1은 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면으로, 실리콘 기판(10) 상에 트렌치(미도시함)를 형성한 후 후속 산화막 증착 공정시 실리콘 기판(10)에 가해지는 스트레스를 완화하기 위하여 희생 산화막(11)을 형성한다.1 is a view illustrating a method of forming a device isolation layer of a semiconductor device according to the prior art, wherein a trench (not shown) is formed on a silicon substrate 10 and stress applied to the silicon substrate 10 during a subsequent oxide deposition process. In order to mitigate the sacrificial oxide film 11 is formed.
그리고, 상기 희생 산화막이 형성된 실리콘 기판에 소정의 산화막 증착 공정을 진행하여 필드 산화막(12)을 형성한다. Then, a predetermined oxide film deposition process is performed on the silicon substrate on which the sacrificial oxide film is formed to form the field oxide film 12.
이와 같은 종래 기술에 의한 소자 분리막 형성 방법에 의하면, 상기 필드 산화막 증착 공정시의 열에 의하여 실리콘 기판에 스트레스가 가해질 뿐만 아니라, 산화막 증착 공정시 실리콘 기판(10)으로 산소가 확산되어, 액티브 영역에 결함이 발생하게 되어 결국, 액티브 영역에서의 누설 전류가 유발되는 문제점 있었다.According to the method of forming a device isolation film according to the related art, not only stress is applied to the silicon substrate by heat during the field oxide film deposition process, but oxygen is diffused into the silicon substrate 10 during the oxide film deposition process, resulting in defects in the active region. This occurred and eventually caused a problem of leakage current in the active region.
도2는 종래 기술에 의해 형성된 반도체 소자에 가해지는 스트레스를 측정한 사진으로, 액티브 상부에서 스트레스가 최대이며 이때의 스트레스는 3.1e9 dyn/cm2로 크게 나타나는 것을 알 수 있는데, 이는 필드 산화막 증착 및 열공정 시에 실리콘 기판에 가해지는 스트레스에 의한 것이다.Figure 2 is a photograph of the stress applied to the semiconductor device formed by the prior art, it can be seen that the maximum stress at the top of the active and the stress is shown as 3.1e9 dyn / cm2, which is a field oxide film deposition and heat This is due to the stress applied to the silicon substrate during the process.
이러한 액티브 영역에 가해지는 스트레스 및 산소 확산을 방지하기 위한 방법으로 라이너 질화막을 형성하는 방법이 제시되고 있다.A method of forming a liner nitride film is proposed as a method for preventing stress and oxygen diffusion applied to the active region.
도3은 종래의 라이너 질화막을 이용한 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면으로, 도3에 도시된 바와 같이 실리콘 기판(30)에 트렌치(미도시함)를 형성한 후 실리콘 기판(30)에 가해지는 스트레스를 완화하기 위하여 희생 산화막(31) 형성한다. 그리고 나서, 후속 산화 공정시의 실리콘 기판으로의 산소 확산을 방지하기 위하여 라이너 질화막(32)을 형성한 후에 산화막 증착 공정등의 일반적인 공정을 진행하여 필드 산화막(33)을 형성한다. FIG. 3 is a view illustrating a method of forming a device isolation layer of a semiconductor device using a conventional liner nitride film. As shown in FIG. 3, a trench (not shown) is formed in the silicon substrate 30, and then, in the silicon substrate 30. A sacrificial oxide film 31 is formed to relieve the stress applied. Then, in order to prevent oxygen diffusion to the silicon substrate during the subsequent oxidation process, the liner nitride film 32 is formed, followed by a general process such as an oxide film deposition process to form the field oxide film 33.
도4는 종래의 라이너 질화막을 이용하는 반도체 소자에 가해지는 스트레스를 나타낸 사진으로, 스트레스가 2.5e9 dyn/cm2로 일반적인 기술에 의해 형성된 도 2에 나타난 반도체 소자에 비하여 스트레스는 감소되나, 라이너 질화막에 의하여 액티브 탑 코너 부에서 모트의 깊이가 깊어지는 문제점이 있었다. FIG. 4 is a photograph showing a stress applied to a semiconductor device using a conventional liner nitride film, wherein the stress is 2.5e9 dyn / cm 2 and the stress is reduced as compared to the semiconductor device shown in FIG. 2 formed by a general technique. There was a problem that the depth of the mote deepened in the active top corner portion.
상기 모트 깊이가 증가함에 따라, 액티브 에지(Edge)부에서 전계 집중 현상이 발생하게 되어 결국, 채널 문턱 전압이 감소된다. 뿐만 아니라, 희생 산화막(31)과 라이너 질화막(32)에서 트랩 사이트가 생성되어 트랩 사이트에서의 전자 포획 현상에 의해 핫 케리어가 감소되고 이웃하는 P+ 소자간의 펀치 특성 약화를 유발하는 문제점이 있었다. As the mort depth is increased, electric field concentration occurs at the active edge, and thus, the channel threshold voltage is reduced. In addition, since trap sites are generated in the sacrificial oxide film 31 and the liner nitride film 32, hot carriers are reduced by electron trapping in the trap sites, and the punch characteristics between neighboring P + elements are weakened.
상기와 같은 문제점을 해결하기 위한 본 발명은 필드 산화막에 더미 실리콘층을 형성하여 스트레스가 최대가 되는 지점을 더미 실리콘쪽으로 유도하여 메인 액티브 영역에서의 스트레스를 감소시킬 뿐만 아니라, 액티브의 탑 코너에서의 모트 깊이를 감소시켜 필드 산화막 에지부의 채널 문턱 전압을 증가시킬 수 있도록 하는 반도체 소자의 소자 분리막 및 그의 형성 방법을 제공하기 위한 것이다. In order to solve the above problems, the present invention forms a dummy silicon layer on the field oxide film to induce the point where the stress is maximized toward the dummy silicon, thereby reducing the stress in the main active region, The present invention provides a device isolation film of a semiconductor device and a method for forming the same, which reduce the mort depth to increase the channel threshold voltage of the field oxide film edge portion.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부 측벽에 희생 산화막을 형성한 후 더미 실리콘을 증착하는 단계와, 상기 더미 실리콘이 증착된 트렌치 내부를 갭필 산화막으로 매립하는 단계와, 상기 갭필 산화막을 평탄화하고 갭필 산화막 위로 드러난 더미 실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.According to an aspect of the present invention, a trench having a predetermined depth is formed in a silicon substrate, a sacrificial oxide film is formed on an inner sidewall of the trench, and then dummy silicon is deposited, and the dummy silicon is deposited. A method of forming an isolation layer in a semiconductor device, the method comprising: filling a gapfill oxide layer with a gapfill oxide layer and etching the dummy silicon layer exposed on the gapfill oxide layer by planarizing the gapfill oxide layer.
상기와 같은 목적을 해결하기 위한 본 발명은 반도체 소자의 소자 분리막에 있어서, 상기 소자 분리막 탑코너 상부에 더미 실리콘층이 형성된 것을 특징으로 하는 반도체 소자의 소자 분리막에 관한 것이다.The present invention for solving the above object relates to a device isolation film of a semiconductor device, characterized in that in the device isolation film of a semiconductor device, a dummy silicon layer is formed on the top corner of the device isolation film.
상기 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 의하면, 트렌치 내부 측벽에 라이너 질화막 대신 더미 패턴을 형성하여 최대 스트레스 지점을 더미 패턴 쪽으로 유도함으로써 메인 액티브에서의 스트레스를 감소시켜 높은 스트레스에 의한 정션 누설 전류를 방지할 수 있다.According to the method of forming a device isolation layer of a semiconductor device according to the present invention, by forming a dummy pattern on the inner sidewall of the trench instead of a liner nitride film, leading to the maximum stress point toward the dummy pattern, the stress in the main active is reduced, and the junction leakage due to high stress Current can be prevented.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도5a 내지 도5d는 본 발명의 제 1 실시예에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.5A to 5D are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with a first embodiment of the present invention.
우선, 도5a에 도시된 바와 같이 실리콘 기판(50) 상에 패드 산화막(51) 및 패드 질화막(52)을 차례로 증착한 후에 필드 영역이 오픈 되도록 상기 패드 질화(52)막을 소정의 사진 및 식각 공정으로 패터닝한다. 그런 다음 패드 질화막(52)을 하드 마스크로 이용한 식각 공정으로 상기 패드 산화막(51)을 식각한 후 실리콘 기판(50)을 소정 깊이로 식각하여 트렌치(미도시함)를 형성한다.First, as shown in FIG. 5A, the pad nitride film 51 and the pad nitride film 52 are sequentially deposited on the silicon substrate 50, and then the pad nitride 52 film is subjected to a predetermined photograph and etching process so that the field region is opened. Pattern with. Thereafter, the pad oxide layer 51 is etched by an etching process using the pad nitride layer 52 as a hard mask, and the silicon substrate 50 is etched to a predetermined depth to form a trench (not shown).
이어서, 상기 트렌치 내부 실리콘 기판(50)에 산화 공정을 진행하여 희생 산화막(53)을 형성함으로써, 후속 라이너 질화막 증착시 실리콘 기판(10)에 가해지는 스트레스를 완화시키도록 한다. 이때, 희생 산화막(53)은 스트레스 맥스 포인트와 액티브 실리콘간의 거리 조절을 위해 10~200Å 두께로 형성하는 것이 바람직하다.Subsequently, an oxidation process is performed on the trench internal silicon substrate 50 to form a sacrificial oxide film 53, thereby relieving stress applied to the silicon substrate 10 during subsequent liner nitride deposition. At this time, the sacrificial oxide film 53 is preferably formed to a thickness of 10 ~ 200Å for controlling the distance between the stress max point and the active silicon.
그리고 나서, 상기 결과물 상에 더미 실리콘층(54)을 형성한다. 이때, 상기 더미 실리콘층은 n형 또는 p형 불순물이 도핑된 폴리실리콘, 언도프트(undoped) 폴리실리콘, 에피텍셜 폴리실리콘 및 비정질 실리콘중 어느 하나를 이용하여 10~300Å의 두께로 증착한다. 이때, 더미 실리콘층을 p형 불순물이 도핑된 폴리실리콘으로 형성할 경우 보론 이온을 1E15/㎤ 이상으로 주입한다.A dummy silicon layer 54 is then formed on the resultant. At this time, the dummy silicon layer is deposited to a thickness of 10 ~ 300Å by using any one of polysilicon, undoped polysilicon, epitaxial polysilicon and amorphous silicon doped with n-type or p-type impurities. In this case, when the dummy silicon layer is formed of polysilicon doped with p-type impurities, boron ions are implanted at 1E15 / cm 3 or more.
그 후, 도5b에 도시된 바와 같이 상기 트렌치(미도시함) 내부가 매립되도록 필드 산화막(55)을 증착하고, CMP 평탄화 공정을 진행한 후에 도5c에 도시된 바와 같이 상기 필드 산화막(55) 위로 드러난 더미 실리콘층(54)을 식각한다.Thereafter, as shown in FIG. 5B, the field oxide film 55 is deposited to fill the trench (not shown), and the CMP planarization process is performed, and then the field oxide film 55 is shown in FIG. 5C. The exposed dummy silicon layer 54 is etched up.
그런 다음, 상기 패드 질화막(52) 및 패드 산화막(51)을 제거한 후 소정의 웰(미도시함) 형성 공정을 진행하고, 도5d에 도시된 바와 같이 게이트 산화막(56) 및 게이트 전극(57)을 형성한다. 이때, 게이트 산화 공정시에 상기 더미 실리콘층(54)의 산화에 의해 STI 상부의 모트 깊이를 감소시킴으로써 STI 에지부의 채널 문턱 전압을 증가시킬 수 있으며, 상기 더미 실리콘층을 p형 폴리실리콘으로 형성할 경우 일 함수 증가시킬 수 있도록 할 수 있다.Then, the pad nitride film 52 and the pad oxide film 51 are removed, and then a predetermined well (not shown) forming process is performed. As shown in FIG. 5D, the gate oxide film 56 and the gate electrode 57 are shown. To form. In this case, the gate threshold voltage of the STI edge portion may be increased by reducing the mot depth of the upper STI by the oxidation of the dummy silicon layer 54 during the gate oxidation process, and the dummy silicon layer may be formed of p-type polysilicon. If you can increase the work function.
상기 공정을 진행한 후에 도6에 도시된 평면도와 같이 랜딩 플러그 형성 공정을 진행하게 되는데, 이때 상기 랜딩 플러그(58)의 미스 얼라인에 의한 상기 더미 실리콘(54)과 상기 랜딩 플러그(58)의 쇼트 특성을 방지하기 위하여 도7에 도시된 바와 같이 층간 절연막(59)의 식각시에 고농도로 도핑된 더미 실리콘(54)의 식각비가 큰 특성을 이용하여 절연막(70)을 증착하고 습식 식각 공정을 진행한다. 그리하여 상기 더미 실리콘층(54)에 절연막(70)을 남겨 랜딩 플러그(58)와 더미 실리콘층(54)의 쇼트 현상을 방지할 수 있다.After the process, the landing plug forming process is performed as shown in FIG. 6, wherein the dummy silicon 54 and the landing plug 58 are misaligned by the misalignment of the landing plug 58. In order to prevent the short characteristic, as shown in FIG. 7, the insulating layer 70 is deposited by using a high etching ratio characteristic of the highly doped dummy silicon 54 during the etching of the interlayer insulating layer 59 and the wet etching process is performed. Proceed. Thus, the insulating film 70 may be left in the dummy silicon layer 54 to prevent shorting between the landing plug 58 and the dummy silicon layer 54.
또는, 상기 랜딩 플러그(58)와 더미 실리콘층(54)의 쇼트 현상을 방지하기 위하여 도8에 도시된 바와 같이 고농도로 도핑된 더미 실리콘층(54)이 산화률이 큰 성질을 이용하여 열산화막으로 성장시킨 후 습식 식각하여 상기 더미 실리콘(54)층에 열산화막(80)이 남도록 하여 랜딩 플러그와 절연시킨다.Alternatively, as shown in FIG. 8, the doped dummy silicon layer 54 having a high oxidation rate is used as a thermal oxide film to prevent shorting of the landing plug 58 and the dummy silicon layer 54. After growing to wet etching, the thermal oxide film 80 is left in the dummy silicon 54 layer and insulated from the landing plug.
도9는 본 발명에 의해 형성된 반도체 소자에 가해지는 스트레스를 측정한 사진으로, 더미 실리콘쪽으로 스트레스 맥스 포인트를 유도함으로써 메인 액티브에 가해지는 스트레스가 2.2e9 dyn/cm2로 종래 기술에 비하여 감소되어 높은 스트레스에 의해 발생하는 트랩에 의한 누설 전류를 방지할 수 있다.Fig. 9 is a photograph of the stress applied to the semiconductor device formed by the present invention. The stress applied to the main active by inducing a stress max point toward the dummy silicon is reduced to 2.2e9 dyn / cm2, which is higher than that of the prior art. It is possible to prevent the leakage current caused by the trap generated by the trap.
도10은 본 발명의 제 2 실시예에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 단면도이다. 10 is a cross-sectional view illustrating a method of forming an isolation layer in a semiconductor device in accordance with a second embodiment of the present invention.
우선, 실리콘 기판(100) 상에 패드 산화막(101) 및 패드 질화막(102)을 차례로 증착한 후에 필드 영역이 오픈 되도록 상기 패드 질화막(102)을 소정의 사진 및 식각 공정으로 패터닝한다. 그런 다음 패드 질화막(102)을 하드 마스크로 이용한 식각 공정으로 상기 패드 산화막(101)을 식각한 후 실리콘 기판(100)을 소정 깊이로 식각하여 트렌치(미도시함)를 형성한다.First, the pad oxide film 101 and the pad nitride film 102 are sequentially deposited on the silicon substrate 100, and then the pad nitride film 102 is patterned by a predetermined photograph and etching process so that the field region is opened. Thereafter, the pad oxide layer 101 is etched by an etching process using the pad nitride layer 102 as a hard mask, and the silicon substrate 100 is etched to a predetermined depth to form a trench (not shown).
이어서, 상기 트렌치 내부 실리콘 기판(100)에 산화 공정을 진행하여 희생 산화막(103)을 형성한 후 사이드월 형태로 트렌치의 내부에 더미 실리콘층(104)을 형성한다. 이때, 상기 더미 실리콘층은 n형 또는 p형 불순물이 도핑된 폴리실리콘, 언도프트(undoped) 폴리실리콘, 에피텍셜 폴리실리콘 및 비정질 실리콘중 어느 하나를 이용하여 10~300Å의 두께로 형성한다. 이때, 더미 실리콘층을 p형 불순물이 도핑된 폴리실리콘으로 형성할 경우 보론 이온을 1E15/㎤ 이상으로 주입한다.Subsequently, the sacrificial oxide film 103 is formed by performing an oxidation process on the trench internal silicon substrate 100, and then a dummy silicon layer 104 is formed in the trench in the form of a sidewall. In this case, the dummy silicon layer is formed to a thickness of 10 ~ 300Å by using any one of polysilicon, undoped polysilicon, epitaxial polysilicon and amorphous silicon doped with n-type or p-type impurities. In this case, when the dummy silicon layer is formed of polysilicon doped with p-type impurities, boron ions are implanted at 1E15 / cm 3 or more.
그런 다음, 상기 트렌치 내부가 충분히 매립 되도록 필드 산화막(105)을 증착한 후 평탄화 공정을 진행한다.Then, the field oxide film 105 is deposited to sufficiently fill the trench, and then the planarization process is performed.
도11은 본 발명의 제 2 실시예에 따라 형성된 반도체 소자에 가해지는 스트레스를 측정한 사진으로, 스트레스가 2.4e9 dyn/cm2로 종래 기술에 의해 형성된 반도체 소자에 비하여 스트레스가 감소되는 것을 알 수 있다.FIG. 11 is a photograph measuring stress applied to a semiconductor device formed according to a second embodiment of the present invention, and it can be seen that the stress is 2.4e9 dyn / cm 2 and the stress is reduced compared to the semiconductor device formed by the prior art. .
도12는 본 발명의 제 3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면으로, 실리콘 기판(120) 상에 패드 산화막(121) 및 패드 질화막(122)을 차례로 증착한 후에 필드 영역이 오픈 되도록 상기 패드 질화막(122)을 소정의 사진 및 식각 공정으로 패터닝한다. 그런 다음 패드 질화막(122)을 하드 마스크로 이용한 식각 공정으로 상기 패드 산화막(121)을 식각한 후 실리콘 기판(120)을 소정 깊이로 식각하여 트렌치(미도시함)를 형성한다.12 illustrates a method of forming a device isolation film of a semiconductor device in accordance with a third embodiment of the present invention, in which a field region is formed after sequentially depositing a pad oxide film 121 and a pad nitride film 122 on a silicon substrate 120. FIG. The pad nitride layer 122 is patterned by a predetermined photo and etching process so as to be opened. Thereafter, the pad oxide layer 121 is etched using the pad nitride layer 122 as a hard mask, and the silicon substrate 120 is etched to a predetermined depth to form a trench (not shown).
이어서, 상기 트렌치가 충분히 매립되도록 더미 실리콘 층을 증착한 후 화학기계적 연마 공정으로 평탄화한다.Subsequently, a dummy silicon layer is deposited to sufficiently fill the trench and then planarized by a chemical mechanical polishing process.
상기한 바와 같이 본 발명은 최대 스트레스 지점을 더미 패턴 쪽으로 유도함으로써 메인 액티브에서의 스트레스를 감소시켜 높은 스트레스에 의한 정션 누설 전류를 방지할 수 있는 이점이 있다.As described above, the present invention has an advantage of reducing the stress at the main active by inducing the maximum stress point toward the dummy pattern, thereby preventing the junction leakage current due to the high stress.
또한, STI 탑 코너의 모트 발생부를 산화시켜 모트 깊이를 감소시킴으로써 STI 에지부의 채널 문턱 전압을 증가시킬 수 있는 이점이 있다. In addition, there is an advantage that the channel threshold voltage of the STI edge portion can be increased by oxidizing the mott generating portion of the STI top corner to reduce the mort depth.
그리고, 고농도로 도핑된 p형 실리콘 더미 패턴을 이용함으로써 일 함수(Work function) 증가에 의한 실리콘 기판에 축적시킴으로써, NMOS STI 에지부의 채널 문턱 전압 또는 n+ to n+의 문턱 전압을 증가할 수 있을 뿐만 아니라, 라이너 질화막 적용시의 트랩 사이트에서의 전자 트랩에 의한 핫 케리어 감소를 방지 할 수 있는 이점이 있다.In addition, by using a heavily doped p-type silicon dummy pattern and accumulating on a silicon substrate due to an increase in work function, the channel threshold voltage of the NMOS STI edge portion or the threshold voltage of n + to n + may be increased. In addition, there is an advantage that it is possible to prevent the reduction of the hot carrier by the electron trap at the trap site when the liner nitride film is applied.
도1은 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면이다.1 is a view showing a device isolation film forming method of a semiconductor device according to the prior art.
도2는 종래 기술에 의해 형성된 반도체 소자에 가해지는 스트레스를 측정한 사진이다.Figure 2 is a photograph of the stress applied to the semiconductor device formed by the prior art.
도3은 종래의 라이너 질화막을 이용한 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면이다.3 is a view showing a device isolation film forming method of a semiconductor device using a conventional liner nitride film.
도4는 종래의 라이너 질화막을 이용하는 반도체 소자에 가해지는 스트레스를 나타낸 사진이다.4 is a photograph showing stress applied to a semiconductor device using a conventional liner nitride film.
도5a 내지 도5d는 본 발명의 제 1 실시예에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.5A to 5D are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with a first embodiment of the present invention.
도9는 본 발명에 의해 형성된 반도체 소자에 가해지는 스트레스를 측정한 사진이다.9 is a photograph of the stress applied to the semiconductor element formed by the present invention.
도10은 본 발명의 제 2 실시예에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 단면도이다. 10 is a cross-sectional view illustrating a method of forming an isolation layer in a semiconductor device in accordance with a second embodiment of the present invention.
도11은 본 발명의 제 2 실시예에 따라 형성된 반도체 소자에 가해지는 스트레스를 측정한 사진이다.FIG. 11 is a photograph of a stress applied to a semiconductor device formed according to a second exemplary embodiment of the present invention. FIG.
도12는 본 발명의 제 3 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면이다.12 illustrates a method of forming an isolation layer in a semiconductor device in accordance with a third embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
50 : 실리콘 기판 51 : 패드 산화막50 silicon substrate 51 pad oxide film
52 : 패드 질화막 53 : 희생 산화막52: pad nitride film 53: sacrificial oxide film
54 : 더미 실리콘 55 : 필드 산화막54: dummy silicon 55: field oxide film
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| KR1020030096907A KR20050065139A (en) | 2003-12-24 | 2003-12-24 | Method for manudacturing isolation of semiconductor device |
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| KR1020030096907A KR20050065139A (en) | 2003-12-24 | 2003-12-24 | Method for manudacturing isolation of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9331199B2 (en) | 2014-08-06 | 2016-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device |
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2003
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