KR20050059708A - 반도체 장치의 금속 산화막 형성 방법 및 이를 이용한희생 게이트 전극 형성 방법 - Google Patents

반도체 장치의 금속 산화막 형성 방법 및 이를 이용한희생 게이트 전극 형성 방법 Download PDF

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Abstract

높은 유전율을 갖는 반도체 장치의 금속 산화막 형성 방법 및 이를 이용한 희생 게이트 전극 형성 방법이 개시된다. 기판 상에 게이트 금속 산화막으로서 란탄늄이 도핑된 산화 가돌늄 박막을 형성한다. 상기 란탄늄이 도핑된 산화 가돌늄 박막은 0.5 내지 1.5 중량%의 란탄늄(La)이 도핑된 가돌늄(Gd) 박막을 증착시킨 후, 상기 란탄늄이 도핑된 가돌늄 박막이 형성된 기판에 산소 가스를 제공하여 산화시킴으로서 상기 가돌늄 박막을 란탄늄이 도핑된 산화 가돌늄(GdxLayOz) 박막으로 형성하다. 그리고, 상기 게이트 금속 산화막 상에 금속 실리사이드 박막을 형성한다. 따라서, 기판과의 계면 특성 및 누설 전류의 특성을 확보한다.

Description

반도체 장치의 금속 산화막 형성 방법 및 이를 이용한 희생 게이트 전극 형성 방법{method for forming a metal oxide layer in a semiconductor device and method for forming a sacrifice gate electrode using the same}
본 발명은 반도체 장치의 금속 산화막 형성 방법 및 이를 이용한 희생 게이트 전극 형성 방법에 관한 것으로서, 보다 상세하게는 높은 유전율을 갖는 반도체 장치의 금속 산화막 형성 방법 및 이를 이용한 희생 게이트 전극 형성 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리할 수 있는 반도체 장치가 요구되고 있다. 이를 위해 하나의 칩(chip)상에 셀(cell)들을 고도로 집적시켜야한다. 따라서, 반도체 장치에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다. 디자인 룰이 축소되면서, 반도체 장치의 구성 요소 중 하나인 트랜지스터(transistor)의 크기도 줄이고 있는 추세이다.
따라서, 상기 트랜지스터의 구성 요소인 게이트 산화막의 단위 면적당 용량값 향상이 요구되고 있다. 또한, 전력 감소의 목적으로 반도체 장치를 동작시키기 위한 전원 전압이 저전압화 되는 반면, 소자동작에 필요한 전하량은 기존의 전하량과 같으므로 게이트 산화막의 단위 면적당의 용량값을 높일 필요가 있다. 때문에, 기존에 게이트 산화막으로 사용되던 실리콘 산화막의 두께는 필연적으로 나노 레벨로 감소해야한다. 그러나, 상기 나노 레벨의 실리콘 산화막은 터널링에 의한 누설 전류가 급속하게 증가한다. 상기 누설 전류는 소자의 오작동을 유발하므로 상기 실리콘 산화막의 박막화는 한계가 있다.
따라서, 터널링에 의한 누설전류가 발생하지 않는 박막 두께를 갖고 원하는 전하량을 확보하기 위해서는 보다 높은 유전율을 갖는 게이트 산화막의 재료가 요구되고 있다. 현재 가장 활발하게 연구 개발되고 있는 게이트 산화막으로서 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 희토류 산화물 등과 금속 산화막이 있다. 그러나, 상기 금속 산화막은 약 500℃ 이상의 온도에서 공정을 실시할 때 다결정화가 발생하고, 이로 인해 게이트 바이어스 전원을 인가할 때 전자가 그레인 경계(grain boundary)를 통한 큰 누설 전류가 발생한다. 상기 누설 전류는 소자의 오작동을 유발하므로 상기 금속 산화막의 적용 또한 한계가 있다.
본 발명의 제1목적은, 고온 공정에도 다결정화가 발생하지 않는 반도체 장치의 금속 산화막 형성 방법을 제공하는데 있다.
본 발명의 제2목적은, 높은 유전율을 갖고, 박막화가 가능하고, 누설 전류 특성 및 기판과의 계면 특성이 우수한 금속 산화막을 갖는 반도체 장치의 희생 게이트 전극 형성 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 금속 산화막 형성 방법은,
기판 상에 0.5 내지 1.5 중량%의 란탄늄(La)이 도핑된 가돌늄(Gd) 박막을 증착시키는 단계; 및
상기 란탄늄이 도핑된 가돌늄 박막이 형성된 기판에 산소 가스를 제공하여 산화시킴으로서 상기 가돌늄 박막을 란탄늄이 도핑된 산화 가돌늄(GdxLayOz) 박막으로 형성하는 단계를 포함한다.
그리고, 상기 란탄늄이 도핑된 가돌늄 박막은 400 내지 600℃의 온도 분위기에서 증착하고, 상기 산화는 500 내지 800℃의 온도 분위기에서 실시하는 것이 바람직하다.
본 발명에 의하면, 상기 금속 산화막으로서 란탄늄이 도핑된 산화 가돌늄 박막은 상대적으로 결합력(bond strength)이 약한 가돌늄 산화막(Gd2O3)(172.0 kcal/mole)에 결합력이 강한 란탄늄 산화막(La2O3)(191.0 kcal/mole)의 란탄늄 물질을 1 중량% 도핑시킴으로서 특성을 개선하고자 한다. 즉, 란탄늄 물질의 도핑을 통하여 누설 전류 및 계면 특성을 향상시키는 것이다.
상기 제2목적을 달성하기 위한 본 발명의 희생 게이트 전극 형성 방법은,
기판 상에 게이트 금속 산화막으로서 란탄늄이 도핑된 산화 가돌늄 박막을 형성하는 단계; 및
상기 게이트 금속 산화막 상에 금속 실리사이드 박막을 형성하는 단계를 포함하고, 상기 란탄늄이 도핑된 산화 가돌늄 박막은 ⅰ) 400 내지 600℃의 온도 분위기에서 0.5 내지 1.5 중량%의 란탄늄(La)이 도핑된 가돌늄(Gd) 박막을 증착시키고, ⅱ) 상기 란탄늄이 도핑된 가돌늄 박막이 형성된 기판에 산소 가스를 제공하여 산화시킴으로서 상기 가돌늄 박막을 란탄늄이 도핑된 산화 가돌늄(GdxLayOz) 박막으로 형성하는 단계를 포함한다.
그리고, 상기 게이트 금속 산화막을 갖는 기판을 700 내지 1,000℃의 온도 분위기에서 질소 가스를 사용하여 20 내지 60초 동안 열처리(RTA : rapid thermal annealing)를 실시하는 단계를 더 포함하고, 상기 금속 실리사이드 박막은 텅스텐 실리사이드 박막인 것이 바람직하다.
이와 같이, 본 발명에 의하면, 게이트 금속 산화막으로서 유전율이 14 정도인 산화 가돌늄 박막에 란탄늄을 도핑시킨 박막을 적용한다. 따라서, 기판과의 계면 특성 및 누설 전류의 특성을 확보한다. 특히, 란탄늄의 도핑을 통하여 고온의 열처리를 실시할 때 누설 전류가 증가하는 것을 줄일 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 희생 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10)을 마련한다. 그리고, 상기 기판(10)을 알씨에이(RCA) 세정법으로 세정시킨다. 이어서, RF 마크네트론 스퍼터링을 실시하여 란탄늄이 도핑된 가돌늄 박막(12)을 상기 기판(10) 상에 증착시킨다. 이때, 상기 란탄늄은 약 1 중량%가 도핑되도록 조정된다. 그리고, 상기 증착은 약 500℃의 온도 분위기에서 실시하는데, 이는 기판(10)에 가해지는 손상을 줄이기 위함이다. 이와 같이, 상기 기판(10) 상에 약 5nm의 두께를 갖는 란탄늄이 도핑된 가돌늄 박막(12)을 형성한다.
도 1b를 참조하면, 상기 란탄늄이 도핑된 가돌늄 박막(12)을 전기로(furnace)를 이용하여 약 600℃의 온도 분위기에서 약 60분 동안 산화를 실시한다. 이에 따라, 상기 란탄늄이 도핑된 가돌늄 박막(12)은 산화가 일어나고, 그 결과 약 8nm의 두께를 갖는 란탄늄이 도핑된 산화 가돌늄 박막(14)(GdxLayOz ; 여기서, x는 약 1.98이고, y는 0.02이고, z는 3이다)이 형성된다.
그리고, 약 900℃의 온도 분위기에서 불활성 기체를 사용하여 약 30초간 상기 란탄늄이 도핑된 산화 가돌늄 박막(14)이 형성된 기판(10)을 열처리(RTA : rapid thermal annealing)한다. 이때, 상기 불활성 기체는 주로 질소 가스를 적용한다.
도 1c를 참조하면, 상기 란탄늄이 도핑된 산화 가돌늄 박막(14) 상에 금속 실리사이드 박막을 형성한다. 그리고, 상기 금속 실리사이드 박막을 패터닝하여 금속 실리사이드 박막 패턴(16)을 형성한다. 따라서, 상기 기판 상에 희생 게이트 전극을 형성한다. 이때, 상기 금속 실리사이드 박막은 주로 텅스텐 실리사이드 박막을 적용한다. 그리고, 폴리 실리콘 산화막은 제외한다. 그 이유는, 상기 텅스텐 실리사이드 박막의 경우에는 공정의 단순화를 도모할 수 있을 뿐만 아니라 폴리 실리콘 산화막에 비해 비저항이 낮으며, 게이트 공핍을 해결할 수 있기 때문이다. 이와 같이, 상기 금속 실리사이드 박막으로서 텅스텐 실리사이드 박막을 적용할 경우, 상기 텅스텐 실리사이드 박막은 약 0.5Torr의 압력 분위기 및 약 350℃의 온도 분위기에서 저압화학기상증착을 실시하여 형성한다. 이때, 증착 가스로서는 SiH4, WF6 및 H2를 사용한다.
이와 같이, 본 발명에 의하면, 기가급 이상에 적용 가능한 금속 산화막의 제공이 가능하다. 특히, 고온의 공정을 실시하여도 다결정화가 이루어지지 않기 때문에 누설 전류의 증가를 줄일 수 있다. 따라서, 상기 금속 산화막을 게이트 금속 산화막으로 적용할 경우 우수한 계면 특성 및 누설 전류 특성을 확보할 수 있다.
때문에, 본 발명의 방법들은 반도체 장치의 제조에 따른 신뢰성을 확보할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 희생 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.

Claims (5)

  1. 기판 상에 0.5 내지 1.5 중량%의 란탄늄(La)이 도핑된 가돌늄(Gd) 박막을 증착시키는 단계; 및
    상기 란탄늄이 도핑된 가돌늄 박막이 형성된 기판에 산소 가스를 제공하여 산화시킴으로서 상기 가돌늄 박막을 란탄늄이 도핑된 산화 가돌늄(GdxLayOz) 박막으로 형성하는 단계를 포함하는 반도체 장치의 금속 산화막 형성 방법.
  2. 제1항에 있어서, 상기 란탄늄이 도핑된 가돌늄 박막은 400 내지 600℃의 온도 분위기에서 증착하고, 상기 산화는 500 내지 800℃의 온도 분위기에서 실시하는 것을 특징으로 하는 반도체 장치의 금속 산화막 형성 방법.
  3. 기판 상에 게이트 금속 산화막으로서 란탄늄이 도핑된 산화 가돌늄 박막을 형성하는 단계; 및
    상기 게이트 금속 산화막 상에 금속 실리사이드 박막을 형성하는 단계를 포함하고,
    상기 란탄늄이 도핑된 산화 가돌늄 박막은 ⅰ) 400 내지 600℃의 온도 분위기에서 0.5 내지 1.5 중량%의 란탄늄(La)이 도핑된 가돌늄(Gd) 박막을 증착시키고, ⅱ) 상기 란탄늄이 도핑된 가돌늄 박막이 형성된 기판에 산소 가스를 제공하여 산화시킴으로서 상기 가돌늄 박막을 란탄늄이 도핑된 산화 가돌늄(GdxLayOz) 박막으로 형성하는 단계를 포함하는 반도체 장치의 희생 게이트 전극 형성 방법.
  4. 제3항에 있어서, 상기 게이트 금속 산화막을 갖는 기판을 700 내지 1,000℃의 온도 분위기에서 질소 가스를 사용하여 20 내지 60초 동안 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 희생 게이트 전극 형성 방법.
  5. 제3항에 있어서, 상기 금속 실리사이드 박막은 텅스텐 실리사이드 박막인 것을 특징으로 하는 반도체 장치의 희생 게이트 전극 형성 방법.
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