KR20050055223A - High voltage transistor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 고전압 트랜지스터 구조에 관한 것으로, 드레인 영역과 이를 둘러싸는 드리프트 영역에서, 드리프트 영역 상에 게이트와 일정 거리 이격되게 더미 게이트를 형성하고, 더미 게이트와 드레인 영역을 금속배선을 통해 전기적으로 연결시켜 드레인 영역과 함께 더미 게이트에 VDD 전압이 인가되도록 구성하므로, 양호한 스냅-백 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류를 유지시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a high voltage transistor of a semiconductor device. Since the VDD voltage is applied to the dummy gate together with the drain region, it is possible not only to maintain a good snap-back phenomenon but also to maintain a low off-state current.
Description
본 발명은 반도체 소자의 고전압 트랜지스터 구조에 관한 것으로, 양호한 스냅-백(snap-back) 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류(off state current)를 유지시킬 수 있는 반도체 소자의 고전압 트랜지스터 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage transistor structure of a semiconductor device. The present invention relates to a high voltage transistor structure of a semiconductor device capable of maintaining a good snap-back phenomenon as well as maintaining a low off state current. It is about.
일반적으로 낸드 플래시 메모리 소자와 같이 파울러 노드하임 터널링(FN-tunneling) 방식으로 프로그램 동작 및 소거 동작을 반도체 소자는 효과적인 FN 터널링을 발생시키기 위해 20V의 고전압이 사용되고, 이러한 고전압을 생성하여 셀 영역까지 운반하기 위해서는 접합부(junction)의 파괴전압(breakdown voltage)이 20V 이상 견딜 수 있는 고전압 트랜지스터가 필요하다. 고전압 트랜지스터는 DDD(Double Diffused Drain) 구조와 Extended DDD 구조로 나눌 수 있다.In general, the FN-tunneling method, such as a NAND flash memory device, performs program operation and erase operation. A semiconductor device uses a high voltage of 20 V to generate an effective FN tunneling. To do this, a high voltage transistor capable of withstanding 20V or more of breakdown voltage of a junction is required. The high voltage transistor can be divided into a double diffused drain (DDD) structure and an extended DDD structure.
도 1은 종래 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다. 반도체 기판(100)에 소자 분리막(101)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(100)에 채널 영역(102)을 사이에 두고 일정 거리 이격되어 소오스 영역(103)과 드리프트 영역(drift region; 105)이 형성된다. 드리프트 영역(105) 내에 드레인 영역(104)이 형성되어 DDD 구조를 이룬다. 소오스 영역(103)과 드레인 영역(104) 사이의 채널 영역(102) 및 드리프트 영역(105)에 오버랩(overlap)되도록 게이트 산화막(106) 및 게이트(107)가 적층되어 형성된다. 게이트(107) 양측벽에 스페이서 절연막(108)이 형성된다. 전체 구조상에 층간 절연막(109)이 형성되고, 콘택 공정을 통해 소오스 영역(103)과 접촉되는 소오스 콘택 플러그(110) 및 드레인 영역(104)에 접촉되는 드레인 콘택 플러그(111)가 형성된다. 이후, 드레인 영역(104)에 VDD 전압을 인가하기 위해 금속배선 공정을 통해 드레인 콘택 플러그(111) 상에 금속배선(112)이 형성된다.1 is a cross-sectional view illustrating a high voltage transistor of a semiconductor device having a conventional DDD structure. An isolation region 101 is formed on the semiconductor substrate 100 to define an active region. The source region 103 and the drift region 105 are formed in the active substrate 100 by being spaced apart from each other with the channel region 102 interposed therebetween. A drain region 104 is formed in the drift region 105 to form a DDD structure. The gate oxide film 106 and the gate 107 are stacked to overlap the channel region 102 and the drift region 105 between the source region 103 and the drain region 104. The spacer insulating layer 108 is formed on both side walls of the gate 107. An interlayer insulating layer 109 is formed on the entire structure, and a source contact plug 110 in contact with the source region 103 and a drain contact plug 111 in contact with the drain region 104 are formed through a contact process. Thereafter, the metal wiring 112 is formed on the drain contact plug 111 through a metal wiring process to apply the VDD voltage to the drain region 104.
상기한 구조를 갖는 고전압 트랜지스터는 드레인 영역에 의한 측방 전기장(lateral electric field)이 게이트에 의한 수직 전기장(vertical electric field)에 의해 완화되어 양호한 스냅-백 특성을 가지고 있으나, 드리프트 영역과 게이트 간에 오버랩(overlap)이 커서 드레인 영역에 VDD 전압을 인가하고, 게이트에 0V를 인가하면 오버랩 부분에서 강반전(strong inversion)이 발생되고, 이로 인하여 오프 스테이트 전류가 증가하는 문제가 있다.In the high voltage transistor having the above-described structure, the lateral electric field due to the drain region is relaxed by the vertical electric field due to the gate, and thus has a good snap-back characteristic, but the overlap between the drift region and the gate ( When the overlap is large, applying a VDD voltage to the drain region and applying a 0 V to the gate generates a strong inversion in the overlap portion, thereby increasing the off state current.
도 2는 종래 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다. 반도체 기판(200)에 소자 분리막(201)을 형성하여 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(200)에 채널 영역(202)을 사이에 두고 일정 거리 이격되어 소오스 영역(203)과 드리프트 영역(drift region; 205)이 형성된다. 드리프트 영역(205) 내에 드레인 영역(204)이 형성되어 Extended DDD 구조를 이룬다. 소오스 영역(203)과 드리프트 영역(205) 사이의 채널 영역(202)에 오버랩 되도록 게이트 산화막(206) 및 게이트(207)가 적층되어 형성되며, 일반적인 DDD 구조와는 달리 드리프트 영역(205)은 많이 오버랩 되지 않는다. 게이트(207) 양측벽에 스페이서 절연막(208)이 형성된다. 전체 구조상에 층간 절연막(209)이 형성되고, 콘택 공정을 통해 소오스 영역(203)과 접촉되는 소오스 콘택 플러그(210) 및 드레인 영역(204)에 접촉되는 드레인 콘택 플러그(211)가 형성된다. 이후, 드레인 영역(204)에 VDD 전압을 인가하기 위해 금속배선 공정을 통해 드레인 콘택 플러그(211) 상에 금속배선(212)이 형성된다.2 is a cross-sectional view illustrating a high voltage transistor of a semiconductor device having a conventional extended DDD structure. An isolation region 201 is formed on the semiconductor substrate 200 to define an active region. The source region 203 and the drift region 205 are formed to be spaced apart by a predetermined distance from the active region semiconductor substrate 200 with the channel region 202 interposed therebetween. A drain region 204 is formed in the drift region 205 to form an extended DDD structure. The gate oxide film 206 and the gate 207 are stacked so as to overlap the channel region 202 between the source region 203 and the drift region 205. Unlike the general DDD structure, the drift region 205 has a large number of drift regions. Do not overlap. The spacer insulating film 208 is formed on both side walls of the gate 207. An interlayer insulating layer 209 is formed on the entire structure, and a source contact plug 210 and a drain contact plug 211 in contact with the drain region 204 are formed through a contact process. Thereafter, the metal wiring 212 is formed on the drain contact plug 211 through a metal wiring process to apply the VDD voltage to the drain region 204.
상기한 구조를 갖는 고전압 트랜지스터는 드리프트 영역과 게이트 간에 오버랩(overlap)이 작아서 드레인 영역에 VDD 전압을 인가하고, 게이트에 0V를 인가하면 오버랩 부분에서 강반전(strong inversion)이 발생되지 않아 오프 스테이트 전류가 낮으나, 게이트에 의한 수직 전기장(vertical electric field)이 드레인 영역에 의한 측방 전기장(lateral electric field)을 제어하지 못하여 스냅-백 특성이 불량한 문제가 있다.In the high voltage transistor having the above structure, since the overlap between the drift region and the gate is small, the VDD voltage is applied to the drain region, and when 0 V is applied to the gate, strong inversion does not occur in the overlap portion. Although low, the vertical electric field due to the gate does not control the lateral electric field due to the drain region, so that the snap-back characteristic is poor.
따라서, 본 발명은 양호한 스냅-백 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류를 유지시킬 수 있는 반도체 소자의 고전압 트랜지스터 구조를 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a high voltage transistor structure of a semiconductor device capable of maintaining a good snap-back phenomenon as well as maintaining a low off-state current.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터는 반도체 기판에 채널 영역을 사이에 두고 일정 거리 이격되어 형성된 소오스 영역과 드리프트 영역; 드리프트 영역 내에 형성된 드레인 영역; 채널 영역에 오버랩 되도록 형성된 게이트 산화막 및 게이트; 게이트로부터 일정 거리 이격되며, 드리프트 영역 상에 형성된 더미 게이트 산화막 및 더미 게이트; 및 더미 게이트 및 상기 드레인 영역이 전기적으로 연결되도록 형성된 금속배선을 포함한다.A high voltage transistor of a semiconductor device according to an embodiment of the present invention for achieving the above object comprises a source region and a drift region formed at a predetermined distance from each other with a channel region therebetween; A drain region formed in the drift region; A gate oxide film and a gate formed to overlap the channel region; A dummy gate oxide film and a dummy gate spaced apart from the gate by a predetermined distance and formed on the drift region; And a metal wiring formed to electrically connect the dummy gate and the drain region.
상기에서, 게이트는 드리프트 영역에 일부분 오버랩되며, 게이트 및 더미 게이트 양측벽에는 스페이서 절연막이 형성되며, 게이트와 더미 게이트 사이는 상기 스페이서 절연막에 의해 덮일 정도로 이격된다.In the above, the gate partially overlaps the drift region, and a spacer insulating film is formed on both sidewalls of the gate and the dummy gate, and the gate and the dummy gate are spaced apart to be covered by the spacer insulating film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.
도 3은 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다.3 is a cross-sectional view illustrating a high voltage transistor of a semiconductor device according to an embodiment of the present invention.
도 3을 참조하여 고전압 트랜지스터의 제조 방법을 설명하면 다음과 같다.A method of manufacturing a high voltage transistor will be described with reference to FIG. 3.
웰이 형성된 반도체 기판(300)의 일부분에 N-타입 또는 P-타입의 불순물 이온을 주입하고 고온에서 드라이브-인(drive-in) 공정을 수행하여 드리프트 영역(305)을 형성한다. 일측에는 드리프트 영역(305)이, 다른 측에는 채널 영역 및 소오스 영역이 형성될 부분이 정의(define)되도록 반도체 기판(300)에 소자 분리막(301)을 형성하고, 이로 인하여 고전압 트랜지스터가 형성될 액티브 영역을 정의된다.A drift region 305 is formed by implanting N-type or P-type impurity ions into a portion of the semiconductor substrate 300 on which the well is formed and performing a drive-in process at a high temperature. A device isolation layer 301 is formed on the semiconductor substrate 300 to define a drift region 305 on one side and a portion where a channel region and a source region are formed on the other side, thereby forming an active region in which a high voltage transistor is to be formed. Is defined.
게이트 형성 공정을 실시하여 드리프트 영역(305)과 후에 형성될 소오스 영역 사이의 반도체 기판(300) 즉, 채널 영역(302) 상에 게이트 산화막(306)과 게이트(307)가 적층되도록 형성하고, 동시에 게이트(307)로 부터 일정 거리 이격되며, 후에 형성될 드레인 영역을 제외한 드리프트 영역(305) 상에 더미 게이트 산화막(400) 및 더미 게이트(401)가 적층되도록 형성한다. 게이트(307)는 드리프트 영역(305)에 일부분 오버랩된다. 게이트(307)와 더미 게이트(401)는 최소한의 거리 즉, 포토리소그라피 공정으로 이격시킬 수 있을 만큼 이격시키면서, 상호 평행하게 형성되는 것이 바람직하다.The gate forming process is performed to form the gate oxide film 306 and the gate 307 stacked on the semiconductor substrate 300, that is, the channel region 302, between the drift region 305 and the source region to be formed later. The dummy gate oxide layer 400 and the dummy gate 401 may be stacked on the drift region 305 excluding a drain region to be formed later, spaced apart from the gate 307 by a predetermined distance. Gate 307 partially overlaps drift region 305. The gate 307 and the dummy gate 401 are preferably formed in parallel with each other while being spaced apart by a minimum distance, that is, spaced apart by a photolithography process.
게이트(307) 및 더미 게이트(401)가 형성된 전체 구조상에 절연물질을 증착한 다음 스페이서 식각 공정을 실시하여 게이트(307) 및 더미 게이트(401) 각각의 측벽에 스페이서 절연막(308)을 형성한다. 게이트(307) 및 더미 게이트(401) 사이의 간격이 좁을 경우 스페이서 절연막(308)은 연결되어 드리프트 영역(305)이 노출되지 않는데, 이러한 상태에서 소오스/드레인 이온 주입 공정을 자기 정렬 방식으로 진행하여 게이트(307) 일측의 반도체 기판(300)에 소오스 영역(303)이 형성되고, 더미 게이트(401) 일측의 드리프트 영역(305)에 드레인 영역(304)이 형성된다. 만약 게이트(307) 및 더미 게이트(401) 사이의 간격이 너무 떨어져 있을 경우 스페이서 절연막(308)에 의해 드리프트 영역(305)을 덮을 수 없기 때문에 이 부분에 포토레지스트 패턴(도시 않음)으로 덮은 다음 소오스/드레인 이온 주입 공정을 실시해야하는 번거로움이 발생한다.An insulating material is deposited on the entire structure where the gate 307 and the dummy gate 401 are formed, and then a spacer etching process is performed to form a spacer insulating layer 308 on sidewalls of each of the gate 307 and the dummy gate 401. When the gap between the gate 307 and the dummy gate 401 is narrow, the spacer insulating film 308 is connected so that the drift region 305 is not exposed. In this state, the source / drain ion implantation process is performed in a self-aligning manner. The source region 303 is formed in the semiconductor substrate 300 on one side of the gate 307, and the drain region 304 is formed in the drift region 305 on one side of the dummy gate 401. If the gap between the gate 307 and the dummy gate 401 is too far apart, the drift region 305 cannot be covered by the spacer insulating film 308, so that the portion is covered with a photoresist pattern (not shown), and then the source. The hassle of having to perform a drain ion implantation process.
소오스 영역(303) 및 드레인 영역(304)이 형성된 전체 구조 상에 층간 절연막(309)을 형성하고, 콘택 공정을 통해 소오스 영역(303)과 접촉되는 소오스 콘택 플러그(310), 드레인 영역(304)에 접촉되는 드레인 콘택 플러그(311) 및 더미 게이트(401)에 접촉되는 더미 게이트 콘택 플러그(402)를 형성한다. 이후, 금속배선 공정을 통해 드레인 콘택 플러그(311)와 더미 게이트 콘택 플러그(402)가 상호 연결되는 금속배선(311)을 형성하여 드레인 영역(304)에 VDD 전압을 인가할 때 더미 게이트(401)에도 VDD 전압이 동시에 인가되도록 한다.An interlayer insulating film 309 is formed on the entire structure where the source region 303 and the drain region 304 are formed, and the source contact plug 310 and the drain region 304 are in contact with the source region 303 through a contact process. The drain contact plug 311 in contact with the dummy gate contact plug 402 and the dummy gate contact plug 402 in contact with the dummy gate 401 are formed. Subsequently, when the VDD voltage is applied to the drain region 304 by forming a metal wiring 311 in which the drain contact plug 311 and the dummy gate contact plug 402 are interconnected through a metal wiring process, the dummy gate 401 is formed. The VDD voltage is also applied at the same time.
상기한 본 발명의 고전압 트랜지스터를 구조적으로 설명하면 다음과 같다.The high voltage transistor of the present invention described above is structurally described as follows.
소자 분리막(301)의 형성으로 정의된 액티브 영역의 반도체 기판(300)에 채널 영역(302)을 사이에 두고 일정 거리 이격되어 소오스 영역(303)과 드리프트 영역(305)이 형성된다. 드리프트 영역(305) 내에 드레인 영역(304)이 형성된다. 소오스 영역(303)과 드리프트 영역(305) 사이의 채널 영역(302)에 오버랩되도록 게이트 산화막(306) 및 게이트(307)가 적층되어 형성되고, 게이트(307)는 드리프트 영역(305)에 일부분 오버랩된다. 게이트(307)로부터 일정 거리 이격되며, 드레인 영역(304)을 제외한 드리프트 영역(305) 상에 더미 게이트 산화막(400) 및 더미 게이트(401)가 적층되도록 형성된다. 게이트(307) 및 더미 게이트(401) 양측벽에 스페이서 절연막(308)이 형성된다. 콘택 공정을 통해 소오스 영역(303)과 접촉되는 소오스 콘택 플러그(310), 드레인 영역(304)에 접촉되는 드레인 콘택 플러그(311) 및 더미 게이트(401)에 접촉되는 더미 게이트 콘택 플러그(402)가 형성된다. 금속배선 공정을 통해 드레인 콘택 플러그(311)와 더미 게이트 콘택 플러그(402)가 상호 연결되는 금속배선(311)이 형성된다.The source region 303 and the drift region 305 are formed on the semiconductor substrate 300 of the active region defined by the formation of the device isolation layer 301 with a channel distance 302 therebetween. A drain region 304 is formed in the drift region 305. The gate oxide film 306 and the gate 307 are stacked to overlap the channel region 302 between the source region 303 and the drift region 305, and the gate 307 partially overlaps the drift region 305. do. The dummy gate oxide layer 400 and the dummy gate 401 may be stacked on the drift region 305 excluding the drain region 304 and spaced apart from the gate 307 by a predetermined distance. The spacer insulating layer 308 is formed on both sidewalls of the gate 307 and the dummy gate 401. The source contact plug 310 in contact with the source region 303, the drain contact plug 311 in contact with the drain region 304, and the dummy gate contact plug 402 in contact with the dummy gate 401 are provided through a contact process. Is formed. A metal wiring 311 is formed through which the drain contact plug 311 and the dummy gate contact plug 402 are interconnected through the metal wiring process.
종래 DDD 구조의 고전압 트랜지스터에서는 드레인 영역에 VDD 전압을 인가하고, 게이트 전극에 0V를 인가했을 때 오버랩 부분에서 강반전(strong inversion)이 발생되어 오프 스테이트 전류가 증가하였는데, 본 발명의 고전압 트랜지스터는 드레인 영역에 VDD 전압을 인가하면 더미 게이트(401)에도 동시에 VDD 전압이 인가되어 드리프트 영역(305) 부분에서 강반전이 발생되는 것을 막아주어 낮은 오프 스테이트 전류를 유지시킬 수 있다. 또한, 종래 Extended DDD 구조의 고전압 트랜지스터에서는 게이트 전극에 의한 수직 전기장(vertical electric field)이 드레인 영역에 의한 측방 전기장(lateral electric field)을 제어하지 못하여 스냅-백 특성이 불량하였으나, 본 발명의 고전압 트랜지스터는 드레인 영역(304)과 전기적으로 연결된 더미 게이트(401)가 드레인 영역(304)에 의한 측방 전기장을 제어하여 스냅-백을 유발하는 전기장을 감소시켜 양호한 스냅-백 현상을 유지할 수 있다.In the high voltage transistor of the conventional DDD structure, when the VDD voltage is applied to the drain region and 0V is applied to the gate electrode, strong inversion occurs at the overlap portion, thereby increasing the off state current. When the VDD voltage is applied to the region, the VDD voltage is simultaneously applied to the dummy gate 401 to prevent the strong inversion from occurring in the drift region 305, thereby maintaining a low off-state current. In addition, in the conventional high voltage transistor of the extended DDD structure, the vertical electric field due to the gate electrode does not control the lateral electric field due to the drain region, and thus the snap-back characteristic is poor. The dummy gate 401 electrically connected to the drain region 304 controls the lateral electric field by the drain region 304 to reduce the electric field causing the snap-back, thereby maintaining a good snap-back phenomenon.
상술한 바와 같이, 본 발명은 드리프트 영역 상에 게이트 전극과 일정 거리 이격되게 더미 게이트를 형성하고, 더미 게이트와 드레인 영역을 금속배선을 통해 전기적으로 연결시켜 드레인 영역과 함께 더미 게이트에 VDD 전압이 인가되도록 구성하므로, 양호한 스냅-백 현상을 유지할 수 있을 뿐만 아니라 낮은 오프 스테이트 전류를 유지시킬 수 있어, 소자의 신뢰성 및 특성을 향상시킬 수 있다.As described above, in the present invention, a dummy gate is formed on the drift region to be spaced apart from the gate electrode by a predetermined distance, and the dummy gate and the drain region are electrically connected through a metal wiring to apply a VDD voltage to the dummy gate together with the drain region. Since it is possible to maintain a good snap-back phenomenon as well as to maintain a low off-state current, the reliability and characteristics of the device can be improved.
도 1은 종래 DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도;1 is a cross-sectional view showing a high voltage transistor of a semiconductor device having a conventional DDD structure;
도 2는 종래 Extended DDD 구조를 갖는 반도체 소자의 고전압 트랜지스터를 도시한 단면도; 및2 is a cross-sectional view showing a high voltage transistor of a semiconductor device having a conventional extended DDD structure; And
도 3은 본 발명의 실시예에 따른 반도체 소자의 고전압 트랜지스터를 도시한 단면도이다.3 is a cross-sectional view illustrating a high voltage transistor of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200, 300: 반도체 기판 101, 201, 301: 소자 분리막100, 200, 300: semiconductor substrate 101, 201, 301: device isolation film
102, 202, 302: 채널 영역 103, 203, 303: 소오스 영역102, 202, 302: channel region 103, 203, 303: source region
104, 204, 304: 드레인 영역 105, 205, 305: 드리프트 영역104, 204, 304: drain region 105, 205, 305: drift region
106, 206, 306: 게이트 산화막 107, 207, 307: 게이트106, 206, 306: gate oxide films 107, 207, 307: gate
108, 208, 308: 스페이서 절연막 109, 209, 309: 층간 절연막108, 208, 308: spacer insulating film 109, 209, 309: interlayer insulating film
110, 210, 310: 소오스 콘택 플러그 111, 211, 311: 드레인 콘택 플러그110, 210, 310: source contact plugs 111, 211, 311: drain contact plugs
112, 212, 312: 금속배선 400: 더미 게이트 산화막112, 212, 312: metal wiring 400: dummy gate oxide film
401: 더미 게이트 402: 더미 게이트 콘택 플러그401: dummy gate 402: dummy gate contact plug
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