KR20050052566A - 활성영역 간의 단락을 방지할 수 있는 반도체 소자 제조방법 - Google Patents

활성영역 간의 단락을 방지할 수 있는 반도체 소자 제조방법 Download PDF

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Abstract

활성영역 간의 단락을 방지할 수 있는 반도체 소자 제조 방법을 제공한다. 이 방법은, 다수의 활성영역 및 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 단계; 상기 반도체 기판 상에 상기 활성영역 및 소자분리 영역을 지나는 전도막 패턴을 적어도 하나 형성하는 단계; 상기 전도막 패턴의 측면을 덮는 적어도 한층의 스페이서층을 형성하는 단계; 상기 소자분리영역 상의 상기 스페이서층을 식각하여, 상기 소자분리영역 상의 상기 전도막 패턴 사이의 공간을 확장시키는 단계; 및 상기 활성영역 및 상기 소자분리영역을 덮는 층간절연막을 형성하는 단계를 포함한다.

Description

활성영역 간의 단락을 방지할 수 있는 반도체 소자 제조 방법{Method of fabricating semiconductor device capable of preventing short between active regions}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 보다 상세하게는 전하저장전극 간의 단락을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
고집적 반도체 소자의 전도막 패턴 예로서, 게이트 측벽을 덮는 스페이서는 다양한 기능을 한다. 즉, 상기 스페이서는 자기정렬 콘택(self-align contact, SAC) 공정시 게이트를 보호하는 식각방지층(etch barrier)으로서 역할하거나, 저도핑 드레인(lightly dopoed darin, LDD) 형성을 위한 이온주입시 이온주입 장벽(ion implantation barrier)으로서 역할한다.
이하, 도 1 그리고 도 2a 내지 도 2d를 참조하여 종래 기술에 따른 반도체 소자 제조 방법을 설명한다. 도 2a 내지 도 2d는 도 1의 A-A'선 및 B-B' 선에 대응하는 공정 단면도이다.
도 2a를 참조하면, 소자분리막(11)이 형성된 반도체 기판(10) 상에 폴리실리콘막(12), 금속막(13), 확산방지막(14) 및 마스크 절연막(15)을 포함하는 게이트 패턴(G)을 형성한다.
도 2b를 참조하면, 상기 게이트 패턴(G)이 형성된 반도체 기판(10) 상에 제1 실리콘 질화막(16) 및 제2 실리콘 질화막(17)을 차례로 적층한다. 이어서, 상기 반도체 기판(10) 상에 층간절연막(18)을 형성한다. 도 1에 보이는 게이트 패턴(G) 사이의 공간 폭(W1)은, 도 2b에 보이는 바와 같이, 상기 제1 실리콘 질화막(16) 및 상기 제2 실리콘 질화막(17) 형성에 따라 감소된다(W2). 따라서, 상기 층간절연막(18) 형성시 양호한 캡필(gap fill)이 이루기 어려워, 이웃하는 게이트 패턴(G) 사이의 상기 층간절연막(18) 내에 보이드(V)가 형성된다. 상기 보이드(V)는 게이트 패턴(G) 방향으로 이웃하는 활성영역(Act)들까지 이어지는 키홀(key hole) 형상을 가질 수 있다.
도 2c를 참조하면, 상기 층간절연막(18), 상기 제2 실리콘 질화막(17) 및 제1 실리콘 질화막(16)을 선택적으로 식각하여 상기 활성영역(Act)의 상기 반도체 기판(10) 표면을 노출시키는 콘택홀(H)을 형성한다. 이어서, 습식세정 공정을 실시한다. 상기 습식세정 공정에서 상기 보이드(V)를 중심으로 상기 층간절연막(18)의 일부가 제거되어 보이드(V)의 확장이 발생한다. 도 2c에서 도면부호 'd1' 및 'd2'는 상기 습식세정 공정 전 후의 보이드 지름을 나타낸다.
도 2d를 참조하면, 상기 콘택홀(H) 내에 전도막을 갭필하여 랜딩패드(landing pad, 19)를 형성한다. 상기 랜딩패드(19) 형성을 위한 전도막 증착과정에서 상기 보이드(V) 내에도 전도막이 채워질 수 있다. 이에 따라, 게이트 방향으로 인접하는 랜딩패드(19) 사이의 연결(I)이 발생한다. 상기 랜딩패드들(19)의 연결에 따라 게이트 패턴(G) 방향으로 인접하는 활성영역간의 단락이 일어나 소자의 신뢰성이 저하되는 문제점이 나타난다.
상기와 같은 문제점을 해결하기 위한 본 발명의 기술적 과제는, 활성영역 간의 단락을 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 반도체 소자 제조 방법은, 다수의 활성영역 및 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 단계; 상기 반도체 기판 상에 상기 활성영역 및 소자분리 영역을 지나는 전도막 패턴을 적어도 하나 형성하는 단계; 상기 전도막 패턴의 측면을 덮는 적어도 한층의 스페이서층을 형성하는 단계; 상기 소자분리영역 상의 상기 스페이서층을 식각하여, 상기 소자분리영역 상의 상기 전도막 패턴 사이의 공간을 확장시키는 단계; 및 상기 활성영역 및 상기 소자분리영역을 덮는 층간절연막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
이하, 도 3, 도 4a 내지 도 4d, 그리고 도 5a 내지 도 5c를 참조하여 본 발명의 실시예에 따른 반도체 소자 제조 방법을 설명한다. 도 4a 내지 도 4d는 도 3의 C-C'선 및 D-D' 선에 대응하는 공정 단면도이고, 도 5a 내지 도 5c는 도 3의 E-E 선에 대응하는 공정 단면도이다.
도 3, 도 4a 및 도 5a를 참조하면, 소자분리막(110)이 형성된 반도체 기판(100) 상에 폴리실리콘막(121), 금속막(122), 확산방지막(123) 및 마스크 절연막(124)을 포함하는 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)이 형성된 반도체 기판(100) 상에 제1 실리콘 질화막(130) 및 제2 실리콘 질화막(140)을 차례로 적층한다. 다음으로, 활성영역(Act)을 덮는 식각마스크로서 포토레지스트 패턴(PR)을 형성한다.
도 4b 및 도 5b를 참조하면, 상기 포토레지스트 패턴(PR) 형성 후 노출된 상기 제2 실리콘 질화막(140) 및 제1 실리콘 질화막(130)을 식각한다. 도 5a 및 도 5b의 비교를 통하여 알 수 있듯이, 상기 식각에 따라 식각전 게이트 패턴(G) 사이의 공간 폭(W3)이 확대될 수 있다(W4).
도 4c 및 도 5c를 참조하면, 상기 반도체 기판(100) 상에 층간절연막(150)을 형성한다. 상기 활성영역 상의 이웃하는 게이트 패턴(G) 사이의 공간은 상대적으로 폭이 좁아 상기 층간절연막(18) 내에 보이드(V)가 형성된다. 그러나, 소자분리막(10) 상의 이웃하는 게이트 패턴(G) 사이의 공간은 상대적으로 폭이 넓어 보이드가 형성되지 않는다. 따라서, 소자분리막(10) 상의 이웃하는 게이트 패턴(G) 사이에 키홀 형태의 보이드가 형성되지 않는다. 한편, 상기 활성영역(Act) 상의 층간절연막(150) 내의 보이드는 이후 콘택홀 형성을 위한 식각과정에서 제거됨으로 소자의 성능에 영향을 미치지 않는다.
도 4d를 참조하면, 상기 층간절연막(150), 상기 제2 실리콘 질화막(140) 및 제1 실리콘 질화막(130)을 선택적으로 식각하여 상기 활성영역(Act)의 상기 반도체 기판(100) 표면을 노출시키는 콘택홀을 형성하고, 습식세정 공정을 실시한 다음, 상기 콘택홀 내에 전도막을 갭필하여 랜딩패드(landing pad, 160)를 형성한다.
전술한 바와 같이 소자분리막(100) 상의 층간절연막(150) 내에 보이드가 형성되는 것을 방지함으로써, 게이트 방향으로 이웃하는 랜딩패드들(160) 간의 연결을 효과적으로 방지할 수 있다. 이에 따라, 게이트 방향으로 이웃하는 활성영역간의 단락을 방지할 수 있어 소자의 신뢰성 저하를 막을 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 전술한 바와 같이 소자분리막 상의 스페이서 절연막을 식각하여 게이트 패턴 사이의 공간을 확장시킨 다음 층간절연막을 형성함으로써, 층간절연막 내에 보이드가 형성되는 것을 방지할 수 있다. 그에 따라 게이트 방향으로 이웃하는 랜딩패드들 간의 연결을 효과적으로 방지할 수 있다. 아울러, 이웃하는 활성영역간의 단락에 따른 소자의 신뢰성 저하를 효과적으로 방지할 수 있다.
도 1은 활성영역과 게이트 라인의 배치를 보이는 평면도.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 제조 방법을 보이는 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자 제조 공정시 식각마스크 형성 위치를 보이는 평면도.
도 4a 내지 도 4d는 도 5의 C-C'선 및 D-D' 선에 대응하는 공정 단면도.
도 5a 내지 도 5c는 도 5의 E-E'선 대응하는 공정 단면도.
* 도면의 주요부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 소자분리막
130, 140: 질화막 150: 층간절연막
G: 게이트 패턴 Act: 활성영역

Claims (6)

  1. 다수의 활성영역 및 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 단계;
    상기 반도체 기판 상에 상기 활성영역 및 소자분리 영역을 지나는 전도막 패턴을 적어도 하나 형성하는 단계;
    상기 전도막 패턴의 측면을 덮는 적어도 한층의 스페이서층을 형성하는 단계;
    상기 소자분리영역 상의 상기 스페이서층을 식각하여, 상기 소자분리영역 상의 상기 전도막 패턴 사이의 공간을 확장시키는 단계; 및
    상기 활성영역 및 상기 소자분리영역을 덮는 층간절연막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 단계 후,
    상기 층간절연막을 선택적으로 식각하여 상기 활성영역의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 전도막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 콘택홀을 형성하는 단계 후,
    습식세정 공정을 실시하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 제 4 항에 있어서,
    상기 전도막 패턴은 게이트 패턴인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 스페이서층은 상기 반도체 기판 상에 두 층의 실리콘 질화막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전도막 패턴 사이의 공간을 확장시키는 단계는,
    상기 활성영역을 덮는 식각마스크를 형성하는 단계;
    상기 식각마스크 형성 후 노출된 상기 스페이서층을 식각하는 단계; 및
    상기 식각마스크를 제거하는 단계를 포함하는 반도체 소자 제조 방법.
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