KR20050051145A - 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의구동 방법 - Google Patents

선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의구동 방법 Download PDF

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Abstract

본 발명은 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법으로서, 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 주사전극 라인들과 유지전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 주사전극 라인들 및 상기 유지전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널을 구동하기 위하여, 단위 프레임이 시분할 계조 디스플레이를 위해 리셋팅, 어드레싱, 및 방전-유지가 수행되는 복수의 서브필드들로 구분되고, 일부의 서브필드에서 리셋팅 구간의 리셋 파형이 선택적으로 채택되어 수행되며, 플라즈마 디스플레이 패널의 상부 전극 라인들과 하부 전극 라인들을 독립적으로 구동하는 방법에 있어서, 상기 상부 전극 라인들의 주사 순서와 상기 하부 전극 라인들의 주사 순서가 서로 반대인 것을 특징으로 한다.

Description

선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법{Method for driving plasma display panel wherein selective resetting wave form is performed}
본 발명은, 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 3-전극 면방전 구조의 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 이 서브필드들 각각에서 리셋팅, 어드레싱, 및 방전-유지가 수행되고, 일부의 서브필드에서 리셋팅 구간의 리셋 파형이 선택적으로 채택되어 수행되는 플라즈마 디스플레이 패널의 상부 주사 전극들과 하부 주사 전극들을 독립적으로 구동하는 방법에서, 상부 주사전극들의 주사 순서와 하부 주사전극들의 주사 순서가 서로 반대인 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, ..., ABm), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn ), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(AR1, ..., ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(AR1, ..., ABm )의 앞쪽에서 전면(全面) 도포된다. 하부 유전체층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, ..., ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, ..., ABm)과 교차되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널에 기본적으로 적용되는 구동 방법에서는, 리셋팅(resetting), 어드레싱(addressing), 및 방전-유지(display-sustain) 단계들이 단위 서브필드에서 순차적으로 수행된다. 리셋팅 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해진다. 어드레싱 단계에서는, 선택된 디스플레이 셀들에 소정의 벽전압이 생성된다. 방전-유지 단계에서는, 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 형성된 디스플레이 셀들이 방전-유지 방전을 일으킨다. 이 방전-유지 단계에 있어서, 방전-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(14) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(16)이 여기되어 빛이 발생된다.
도 3은 도 1의 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치를 보여준다. 도 3을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 논리 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(63)는, 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 논리 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(S Y)를 처리하여 Y 전극 라인들에 인가한다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여준다. 도 4를 참조하면, 모든 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브필드(SF1 , ..., SF8)는 리셋팅 구간(R1, ..., R8), 어드레싱 구간(A1, ..., A8), 및 방전-유지 구간(S1, ..., S8)로 분할된다.
모든 디스플레이 셀들의 방전 조건들은 각 리셋팅 구간(R1, ..., R8)에서 균일해지면서 동시에 다음 단계에서 수행될 어드레싱에 적합해지도록 된다.
각 어드레싱 구간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1 , ..., ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Y n)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.
각 방전-유지 구간(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Y n)과 모든 X 전극 라인들(X1, ..., Xn)에 방전-유지용 펄스가 교호하게 인가되어, 상응하는 어드레싱 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 방전-유지 구간(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 방전-유지 구간(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
여기서, 제1 서브필드(SF1)의 방전-유지 구간(S1)에는 20에 상응하는 시간(1T)이, 제2 서브필드(SF2)의 방전-유지 구간(S2)에는 21에 상응하는 시간(2T)이, 그리고 제8 서브필드(SF8)의 방전-유지 구간(S8)에는 27에 상응하는 시간(128T)이 각각 설정되며, 이와 같은, 8 개의 서브필드들중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
도 5는 종래의 리셋팅 방법에 따라 도 4의 각각의 단위 서브필드에서 도 1의 플라즈마 디스플레이 패널(1)의 전극 라인들에 인가되는 구동 신호들을 보여준다. 도 5의 구동 방법에 포함된 종래의 리셋팅 방법은, 2000년 일본 공개 특허 공보 제214,823호와 동 제242,224호에 교시되어 있다. 도 5에서 참조부호 SAR1..ABm은 각 어드레스 전극 라인(도 1의 AR1, AG1, ..., AGm, ABm)에 인가되는 구동 신호를, SX1..Xn 은 X 전극 라인들(도 1의 X1, ...Xn)에 인가되는 구동 신호를, 그리고 SY1 , ..., SYn은 각 Y 전극 라인(도 1의 Y1, ...Yn)에 인가되는 구동 신호를 가리킨다.
도 5를 참조하면, 단위 서브필드(SF)의 리셋팅 구간(R)의 제1 시간(t1 ~ t2)에서는, 먼저 X 전극 라인들(X1, ..., Xn)에 인가되는 전위를 접지 전위(VG )로부터 제2 전위(VS)의 전위까지 지속적으로 상승시킨다. 여기서, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG )가 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn ) 사이, 및 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(A1, ..., Am) 사이에 약한 방전이 일어나면서 X 전극 라인들(X1, ..., Xn) 주위에 부극성의 벽전하들이 형성된다.
벽전하 축적 시간으로서의 제2 시간(t2 ~ t3)에서는, Y 전극 라인들(Y1 , ..., Yn)에 인가되는 전위가 제2 전위(VS)부터 제2 전위(VS)보다 제5 전위(V SET)만큼 더 높은 제1 전위(VSET+VS)의 전위까지 지속적으로 상승된다. 여기서, X 전극 라인들(X 1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(V G)가 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., X n) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(A R1, ..., ABm) 사이에 더욱 약한 방전이 일어난다. 여기서, Y 전극 라인들(Y1, ..., Y n)과 어드레스 전극 라인들(AR1, ..., ABm) 사이의 방전보다 Y 전극 라인들(Y1 , ..., Yn)과 X 전극 라인들(X1, ..., Xn) 사이의 방전이 더 강해지는 이유는, X 전극 라인들(X 1, ..., Xn) 주위에 부극성의 벽전하들이 형성되어 있었기 때문이다. 이에 따라, Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위에는 정극성의 벽전하들이 형성되며, 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다.
벽전하 배분 시간으로서의 제3 시간(t3 ~ t4)에서는, X 전극 라인들(X1 , ..., Xn)에 인가되는 전위가 제2 전위(VS)로 유지된 상태에서, Y 전극 라인들(Y1 , ..., Yn)에 인가되는 전위가 제2 전위(VS)로부터 제4 전위(Vnf)까지 지속적으로 하강된다. 제4 전위(Vnf)는 접지 전위(VG)와 동일하거나 낮게 설정하는 것이 바람직하다. 여기서, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가된다. 이에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn ) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다. 이에 따라, X 전극 라인들(X1 , ..., Xn)의 벽전위(wall electric-potential)가 어드레스 전극 라인들(AR1, ..., ABm)의 벽전위보다 낮고 Y 전극 라인들(Y1, ..., Yn)의 벽전위보다 높아진다. 이에 따라, 이어지는 어드레싱 구간(A)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 낮아질 수 있다. 한편, 모든 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가되므로, 어드레스 전극 라인들(AR1, ..., ABm)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들이 소멸한다.
이어지는 어드레싱 구간(A)에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전위(VS)보다 낮은 제6 전위(VSCAN)로 바이어싱된 Y 전극 라인들(Y1, ..., Yn)에 접지 전위(VG)의 주사 신호가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인(AR1, ..., ABm)에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전위(VA)가, 그렇지 않을 경우에 접지 전위(VG)가 인가된다. 이에 따라 접지 전위(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전위(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다. 여기서, 보다 정확하고 효율적인 어드레싱 방전을 위하여, X 전극 라인들(X1, ...Xn)에 제2 전위(V S)가 유지된다.
이어지는 방전-유지 구간(S)에서는, 모든 Y 전극 라인들(Y1, ...Yn)과 X 전극 라인들(X1, ...Xn)에 제2 전위(VS)의 방전-유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 구간(A)에서 벽전하들이 형성된 디스플레이 셀들에서 방전-유지를 위한 방전을 일으킨다.
그런데, 상기와 같은 종래의 구동 방법에 의하면, 모든 서브필드들 각각의 리셋팅 구간(R)에서 Y 전극 라인들(Y1, ..., Yn)에 매우 높은 전위(VSET +VS)가 인가되므로, 플라즈마 디스플레이 장치의 콘트라스트 성능이 떨어지고, 소비 전력이 높아지며, 수명이 짧아지는 문제점이 있었다. 따라서, 일부 서브필드들에는 표준 리셋 파형을 수행시키고, 다른 일부 서브필드들에는 적절한 정도의 전위(예컨대, VS의 전위)를 가진 리셋 파형(이하에서, 보조 리셋 파형이라고 호칭한다)을 수행시킴으로써, 상기 문제점을 완화시킬 수 있다.
그러나, 적절한 정도의 전위(예컨대, VS의 전위)를 가진 보조 리셋 파형을 수행하는 서브필드에서는, 이전 서브필드의 리셋 구간에서 형성되었던 벽전하를 그대로 이용해야 하지만 벽전하 소멸로 인해 이상적인 방전이 이루어지지 않을 가능성이 높아지며, 방전 오류의 가능성은 공간 전하(priming charge)의 도움이 없는 첫번째 주사 라인에서 더욱 높아진다.
따라서, 플라즈마 디스플레이 패널의 상부 주사 전극들과 하부 주사 전극들을 독립적으로 구동하는 방법에서, 화면 상부의 첫번째 주사전극과 화면 하부의 첫번째 주사전극에서 방전 오류가 발생할 가능성이 높아지며, 사용자의 시각에서는 화면 중간에 방전 오류에 의한 표시불량 화소가 보이게 되어 화질이 열화되는 문제점이 있다.
본 발명의 목적은, 일부의 서브필드에서 리셋팅 구간의 리셋 파형이 선택적으로 채택되어 수행되고 플라즈마 디스플레이 패널의 상부 주사 전극들과 하부 주사 전극들이 독립적으로 구동되는 플라즈마 디스플레이 패널의 구동 방법에서, 일부 주사전극들에 방전 오류가 발생하더라도 사용자의 시각에 드러나지 않도록 하는데 있다.
상기 목적을 이루기 위한 본 발명은, 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 주사전극 라인들과 유지전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 주사전극 라인들 및 상기 유지전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널을 구동하기 위하여, 단위 프레임이 시분할 계조 디스플레이를 위해 리셋팅, 어드레싱, 및 방전-유지가 수행되는 복수의 서브필드들로 구분되고, 일부의 서브필드에서 리셋팅 구간의 리셋 파형이 선택적으로 채택되어 수행되며, 플라즈마 디스플레이 패널의 상부 전극 라인들과 하부 전극 라인들을 독립적으로 구동하는 방법에 있어서, 상기 상부 전극 라인들의 주사 순서와 상기 하부 전극 라인들의 주사 순서가 서로 반대인 것을 특징으로 한다.
여기서, 상기 리셋 파형은, 표준 리셋 파형과 보조 리셋 파형을 포함하고,
상기 표준 리셋 파형은, 접지전위인 제3 전위보다 높은 제2 전위로부터, 상기 제2 전위보다 높은 제1 전위까지 서서히 상승시키는 램프 업 파형을 포함하는 제1 표준 리셋 구간과; 상기 제2 전위로부터, 상기 제2 전위보다 낮고 상기 제3 전위와 동일하거나 그보다 낮은 제4 전위까지 서서히 하강시키는 램프 다운 파형을 포함하는 제2 표준 리셋 구간을 구비하고, 상기 보조 리셋 파형은, 상기 제2 전위를 유지하는 제1 보조 리셋 구간과; 상기 제2 전위로부터, 상기 제4 전위까지 서서히 하강시키는 램프 다운 파형을 포함하는 제2 보조 리셋 구간을 구비한다.
그리고, 상기 상부 전극 라인들의 주사 순서는 상기 패널의 상부의 첫번째 전극 라인으로부터 상기 패널의 상부의 마지막번째 전극 라인을 향하여 순차적으로 이루어지고, 상기 하부 전극 라인들의 주사 순서는 상기 패널의 하부의 마지막번째 전극라인으로부터 상기 패널의 하부의 첫번째 전극 라인을 향하여 순차적으로 이루어진다. 이때, 상기 어드레스 전극 라인들은 상기 상부 주사전극 라인들과 교차하는 상부 어드레스 전극 라인들과 상기 하부 주사전극 라인들과 교차하는 하부 어드레스 전극 라인들로 이루어지고, 주사 신호가 상기 패널의 상부의 첫번째 전극 라인에 인가될 때로부터 상기 패널의 상부의 마지막번째 전극 라인을 향하여 순차적으로 인가될 때까지, 상기 상부 어드레스 전극 라인들에는 상기 주사 신호와 대응하는 표시 데이터 신호가 상기 순차와 동일한 순차로 인가되고, 주사 신호가 상기 패널의 하부의 마지막번째 전극 라인에 인가될 때로부터 상기 패널의 하부의 첫번째 전극 라인을 향하여 순차적으로 인가될 때까지, 상기 하부 어드레스 전극 라인들에는 상기 주사 신호와 대응하는 표시 데이터 신호가 상기 순차와 동일한 순차로 인가된다.
상기 본 발명에 따른 플라즈마 디스플레이 패널의 구동 방법에 의하면, 일부 전극들, 예컨대, 하부 주사 전극들 중 첫번째 주사 라인의 전극들에, 방전 오류가 발생하더라도 사용자의 시각에 드러나지 않는다.
이하에서는, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법에 대하여 설명한다.
도 6은 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다. 도 5의 종래의 리셋 파형을 수행하는 경우의 파형도와 비교하면, 도 6의 파형도에서는 제4 서브필드(SF4)의 리셋 구간(R4)에서 종래의 리셋 파형과 동일한 표준 리셋 파형이 수행되지만 제5 서브필드(SF5)의 리셋 구간(R5)에서는 제1 전위(VSET+VS)까지 인가되는 램프 업(Ramp Up) 파형이 없는 리셋 파형(이하에서, 이 파형을 보조 리셋 파형이라고 호칭한다)이 수행되는 것을 알 수 있다. 단위 프레임이 8개의 서브필드(SF1 ~ SF8)로 나뉠 경우, 어느 서브필드에서 표준 리셋 파형이 수행되고 다른 어느 서브필드에서 보조 리셋 파형이 수행되는가는 설계상의 필요에 따라 선택될 수 있다.
제4 서브필드(SF4)의 리셋 구간(R4)의 t2~t3에서 주사 전극라인들에 인가되고 있는 표준 리셋 파형은 과도하게 높은 전압(VSET+VS ;예컨대 350V)으로 인한 방전으로 인해, 셀의 선택여부와 관계없이 휘도에 영향을 주어 콘트라스트에 악영향을 미치는 문제점을 야기한다. 따라서, 모든 서브필드(SF1~SF8)의 리셋 구간에서 표준 리셋 파형을 인가하지 않고, 일부 서브필드에서는 벽전하 상태에 따라 과도하게 높지 않은 적절한 정도의 전압으로 리셋 구간을 수행하는 별도의 보조 리셋 파형을 인가함으로써 콘트라스트의 열화문제를 완화시키는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법이 제안되고 있다.
그런데, 표준 리셋 파형의 높은 전압(VSET+VS ;예컨대 350V)에 이르지 않는 낮은 전압(예컨대 Vs;155V)만으로 리셋 구간을 수행하는 보조 리셋 파형의 경우에는, 이전 서브필드에서 유지방전이 있었던 셀(즉, 이전 서브필드에서의 어드레스 데이터가 존재했던 셀)에서는 리셋팅 및 어드레스 방전의 수행이 원활이 이루어질 수 있지만, 이전 서브필드에서 유지방전이 없었던 셀(즉, 이전 서브필드에서의 어드레스 데이터가 존재하지 않았던 셀)에서는 벽전하 소멸 또는 벽전하의 흐트러짐 등으로 인하여 어드레스 방전의 수행이 실패할 가능성이 높아진다. 특히, 인접 주사전극 라인들 및 유지전극 라인들의 공간 전하(priming charge)의 도움이 없는 첫번째 주사전극 라인들에서는 어드레스 방전 실패 가능성이 더욱 높다.
한편, 신속하고 콘트라스트가 높은 구동이 이루지게 하기 위하여 플라즈마 디스플레이 패널의 주사전극 라인들을 그룹별로 나누어서 구동하는 듀얼 구동 방식이 공지되어 있다. 도 7a는 플라즈마 디스플레이 패널의 전극 라인들에 대해 듀얼 구동 방법이 수행되는 모습을 개략적으로 도시한 개념도이고, 도 7b는 플라즈마 디스플레이 패널의 전극 라인들에 대해 도 7a의 듀얼 구동 방법이 수행되었을 때 화면에서 방전불량이 발생하는 모습을 개략적으로 도시한 개념도이며, 도 7c는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널에 대해 도 7a의 듀얼 구동 방법이 이용되는 경우에, 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
예를 들어, 듀얼 구동 방식의 일례로 예시된 도 7a의 개념도를 참조하면, 상부에 배치된 제1 그룹의 주사전극 라인들(Y1, Y2, Y3, ..., Yn/2-1 )과 하부의 배치된 제2 그룹의 주사전극 라인들(Yn/2+1, Yn/2+2, Yn/2+3, ..., Yn )에서, 제1 및 제2 그룹의 첫번째 주사전극 라인들(Y1, Yn/2+1)은 주사전극 구동신호를 동시에 인가받을 수 있다. 그리고, 그 다음에, 제1 및 제2 그룹의 두번째 주사전극 라인들(Y2, Yn/2+2)이 주사전극 구동신호를 동시에 인가받을 수 있다. 이와 같은 구동신호의 순차적 인가는 화살표의 방향에 따라 계속 이어진다. 이때, 각각의 주사전극 구동신호에 대응하는 타이밍에서, 각각의 어드레스 전극의 표시 데이터 신호도 인가되어야 한다. 이러한 주사전극 라인들에 대한 구동신호들의 파형은, 예컨대, 도 7c의 파형도에 나타난 것과 같다. 이와 같은 듀얼 구동 방식을 수행하기 위해서는 각 그룹의 전극 라인들에 대해 별도의 신호를 인가해야 하므로 논리제어부(62)의 설계가 복잡하고 시스템 비용이 증가하는 단점이 있으나, 신속한 구동 및 콘트라스트 향상 등의 장점으로 널리 이용되고 있다.
그런데, 상기한 바와 같이, 이전 서브필드(예컨대 SF4)에서 유지방전이 없었던 셀에서는 벽전하 소멸 또는 벽전하의 흐트러짐 등으로 인하여 현재 서브필드(예컨대 SF5)에서 어드레스 방전의 수행이 실패할 가능성이 높아지며, 특히, 인접 주사전극 라인들 및 유지전극 라인들의 공간 전하의 도움이 없는 첫번째 주사전극 라인들에서는 어드레스 방전 실패 가능성이 더욱 높다. 따라서, 도 7a의 화살표 방향으로 주사전극 라인들을 순차적으로 구동하는 듀얼 구동 방식에 따르면, 도 7b와 같이 화면에서 상부의 제1 그룹의 첫번째 전극 라인과 하부의 제2 그룹의 두번째 전극 라인에서, 방전불량 화소(fault 1, fault 2)이 발생하게 되어 사용자의 시각에 드러나게 된다.
이전 서브필드에서 유지방전이 있었던 셀에, 표준 리셋 파형의 높은 전압(VSET+VS ;예컨대 350V)에 이르지 않는 낮은 전압(예컨대 Vs;155V)만으로 리셋 구간을 수행하는 보조 리셋 파형의 경우, 셀의 벽전하 상태를 도시하면 도 8a~8e와 같다. 도 8은 도 6 및 도 7c의 파형도에서 제4 서브필드(SF4)에서 유지방전이 있었던 셀의 벽전하 상태를 제4 서브필드(SF4)와 제5 서브필드(SF5)에 걸쳐 순차적으로 나타낸 단면도이다.
도 8a는 제4 서브필드(SF4)의 리셋팅 구간(R)의 램프 업 구간의 종료 직후 시점인 t3에서의 벽전하 상태를 나타낸다. 주사전극 라인들인 Y 전극 라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS)부터 제2 전위(VS)보다 제5 전위(V SET)만큼 더 높은 제1 전위(VSET+VS)의 전위까지 지속적으로 상승되고, 유지전극 라인들인 X 전극 라인들(X1, ..., Xn)과 어드레스 전극 라인들(AR1, ..., ABm )에는 접지 전위(VG)가 인가된다. 이에 따라, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1 , ..., Xn) 사이에 약한 방전이 일어나는 한편, Y 전극 라인들(Y1, ..., Yn)과 어드레스 전극 라인들(AR1, ..., ABm) 사이에 더욱 약한 방전이 일어나며, Y 전극 라인들(Y 1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., X n) 주위와 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다.
도 8b는 제4 서브필드(SF4)의 리셋팅 구간(R)의 램프 다운 구간의 종료 직후 시점인 t4에서의 벽전하 상태를 나타낸다. X 전극 라인들(X1, ..., Xn )에 인가되는 전위가 제2 전위(VS)로 유지된 상태에서, Y 전극 라인들(Y1, ..., Yn)에 인가되는 전위가 제2 전위(VS)로부터 제3 전위로서의 접지 전위(VG)까지 지속적으로 하강되고, 어드레스 전극 라인들(AR1, ..., ABm)에는 접지 전위(VG)가 인가됨에 따라, X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다. 어드레스 전극 라인들(AR1, ..., ABm)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들의 일부가 소멸한다.
도 8c는 제4 서브필드(SF4)의 어드레싱 구간(A)의 종료 직후 시점인 t5에서의 표시 데이터 신호가 인가된 셀에의 벽전하 상태를 나타낸다. 접지 전위(VG)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전위(VA)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다.
도 8d는 제5 서브필드(SF5)의 리셋팅 구간(S)중 보조 리셋 파형을 인가하여 제2 전위(Vs)를 소정기간동안 유지한 후의 시점인 t8에서, 벽전하 상태를 나타낸다. 고전압의 램프 업 파형이 인가되는 표준 리셋 파형을 거친 셀의 벽전하 상태에 비하여 벽전하가 약간 미약하게 형성된다. Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위와 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다.
도 8e는 제5 서브필드(SF5)의 리셋팅 구간(S)중 보조 리셋 파형을 인가하여 제2 전위(Vs)를 소정기간동안 유지한 후의 시점인 t8에서, 벽전하 상태를 나타낸다. X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn) 사이의 약한 방전으로 인하여, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위로 이동한다. 어드레스 전극 라인들(AR1, ..., A Bm)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들(AR1, ..., ABm) 주위의 정극성의 벽전하들의 일부가 소멸한다.
제4 서브필드와 제5 서브필드의 각 리셋팅 구간(R)의 마지막 시점을 비교해보면, 도 8b와 도 8e의 시점에서 벽전하 상태가 거의 동일하다는 것을 알 수 있다. 따라서, 어느 한 셀에 있어서, 제4 서브필드에서 어드레스 데이터 신호가 인가되어 유지방전이 있었던 경우에는, 제5 서브필드에서 높지 않은 최고 전압을 유지하는 보조 리셋 파형으로 리셋팅 동작이 수행되어도 무방함을 알 수 있다.
다음으로, 유지방전이 없었던 셀에서의 벽전하 상태를 살펴보면, 도 9와 같다. 도 9는 도 6 및 도 7c의 파형도에서 제4 서브필드(SF4)에서 유지방전이 없었던 셀의 벽전하 상태를 제4 서브필드(SF4)와 제5 서브필드(SF5)에 걸쳐 순차적으로 나타낸 단면도이다.
도 9a는 제4 서브필드(SF4)의 리셋팅 구간(R)의 램프 업 구간의 종료 직후 시점인 t3에서의 벽전하 상태를 나타낸다. 도 8a와 동일하게, 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., X n) 주위와 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다.
도 9b는 제4 서브필드(SF4)의 리셋팅 구간(R)의 램프 다운 구간의 종료 직후 시점인 t4에서의 벽전하 상태를 나타낸다. 도 8b와 동일하게, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn ) 주위 및 어드레스 전극 라인들(AR1, ..., ABm) 주위로 이동한다.
도 9c는 제4 서브필드(SF4)의 어드레싱 구간(A)의 종료 직후 시점인 t5에서의 표시 데이터 신호가 인가되지 않은 셀에서의 벽전하 상태를 나타낸다. 표시 데이터 신호가 인가되지 않은 셀에서는, 도 9b의 벽전하 상태가 그대로 유지되므로 이후 방전-유지 구간(S)에서 유지방전이 발생하지 않는다.
도 9d는 제5 서브필드(SF5)의 리셋팅 구간(S)중 보조 리셋 파형을 인가하여 제2 전위(Vs)를 소정기간동안 유지한 후의 시점인 t8에서, 벽전하 상태를 나타낸다. 고전압의 램프 업 파형이 인가되는 표준 리셋 파형을 거친 셀의 벽전하 상태에 비하여 벽전하가 약간 미약하게 형성된다. Y 전극 라인들(Y1, ..., Yn) 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들(X1, ..., Xn) 주위와 어드레스 전극 라인들(AR1, ..., ABm) 주위에는 정극성의 벽전하들이 적게 형성된다.
도 9e는 제5 서브필드(SF5)의 리셋팅 구간(S)중 보조 리셋 파형을 인가하여 제2 전위(Vs)를 소정기간동안 유지한 후의 시점인 t8에서, 벽전하 상태를 나타낸다. 도 8e와 동일하게, Y 전극 라인들(Y1, ..., Yn) 주위의 부극성의 벽전하들의 일부가 X 전극 라인들(X1, ..., Xn) 주위와 어드레스 전극 라인들(AR1, ..., A Bm) 주위로 이동한다.
따라서, 제5 서브필드(SF5)의 리셋팅 구간(S)중 보조 리셋 파형을 인가하여 제2 전위(Vs)를 소정기간동안 유지한 후의 시점인 t8에서, 제4 서브필드(SF4)에서 유지방전이 없었던 셀의 벽전하 상태는 도 9e와 같아야 하며, 이 상태는 도 8e와 동일하므로 문제점이 없는 것으로 보일 수 있다.
그러나, 실제로 이전 서브필드(SF4)에서의 셀의 벽전하 상태는 시간이 지남에 따라 소멸되거나 또는 흐트러지게 되므로, 이상적인 경우를 나타낸 도 9와는 다르게 분포된다.
도 10은 도 6 및 도 7c의 파형도에서 제4 서브필드(SF4)에서 유지방전이 없었던 셀의 실질적인 벽전하 상태를 순차적으로 나타낸 단면도이다. 도 10a, 도 10b는 각각 도 9a, 도 9b와 동일하다. 그러나, 유지방전이 없었던 셀에서는, 이전 서브필드인 제4 서브필드(SF4)의 어드레싱 구간 및 방전-유지 구간을 거친 후에는, 도 9c에 도시된 바와 같이 벽전하 상태가 흐트러지게 된다. 이후, 보조 리셋 파형이 수행되는 제5 서브필드(SF5)에서, Y 전극 라인들에 인가되는 제2 전위(Vs)를 소정기간동안 유지한 후의 시점인 t8에서는, 리셋 방전이 제대로 발생하지 않아서, 도 10d에 도시된 것처럼, 도 8d 및 도 9d와 비교하여 상당히 적은 양의 벽전하가 형성된다. Y 전극 라인들에 인가되는 구동 신호의 전위가 제2 전위(VS)로부터 서서히 제4 전위(Vnf)로 하강한 후의 시점인 t9에서는, 도 10e에 도시된 것처럼, 미약한 방전이 발생하여 Y 전극 라인들 주위의 부극성 벽전하의 일부가 X 전극 라인들 주위 및 어드레스 전극 라인들로 이동한다. 그러나, 그 벽전하의 형성량이 극히 미미하여, 이후의 어드레싱 구간(A)에서 표시 데이터 신호(VA)가 인가되더라도, 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(VA-VG)이 낮아지지 않았으므로, 어드레스 방전에 오류가 발생할 가능성이 높아지며, 이러한 어드레스 방전 오류는 해당 주사전극 라인의 방전불량으로 이어진다.
그런데, 앞서 이러한 표시불량은 앞서 설명한 바와 같이, 예컨대 화면을 복수개로 나누고 주사전극 라인들을 그룹별로 나누어 구동하는 방식에서는, 화면 중간에 나타나 사용자의 시각에 노출되는 문제점을 야기한다.
따라서, 본 발명의 바람직한 실시예에 따른, 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 상부 전극 라인들과 하부 전극 라인들을 독립적으로 구동하는 방법에서는, 상기 상부 전극 라인들의 주사 순서와 상기 하부 전극 라인들의 주사 순서를 서로 반대로 하여 구동함으로써, 일부 전극들, 예컨대, 하부 주사 전극들 중 첫번째 주사 라인의 전극들에, 방전 오류가 발생하더라도 사용자의 시각에 노출되지 않는다.
도 11a는 본 발명에 따라 플라즈마 디스플레이 패널의 전극 라인들에 대해 듀얼 구동 방법이 수행되는 모습을 개략적으로 도시한 개념도이고, 도 11b는 본 발명에 따라 플라즈마 디스플레이 패널의 전극 라인들에 대해 듀얼 구동 방법이 수행되었을 때 화면에서 방전불량이 발생하는 모습을 개략적으로 도시한 개념도이며, 11c는 본 발명에 따라 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널에 대해 듀얼 구동 방법이 이용되는 경우에, 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
예를 들어, 본 발명의 바람직한 실시예인 도 11a의 개념도를 참조하면, 상부에 배치된 제1 그룹의 주사전극 라인들(Y1, Y2, Y3, ..., Yn/2-1 )과 하부의 배치된 제2 그룹의 주사전극 라인들(Yn/2+1, Yn/2+2, Yn/2+3, ..., Yn )에서, 제1 그룹의 첫번째 주사전극 라인(Y1)과 제2 그룹의 마지막번째 주사전극 라인(Yn)은 주사전극 구동신호를 동시에 인가받을 수 있다. 그리고, 그 다음에, 제1 그룹의 두번째 주사전극 라인(Y2)과 제2 그룹의 마지막-1 번째 주사전극 라인(Yn-1)이 주사전극 구동신호를 동시에 인가받을 수 있다. 이와 같은 구동신호의 순차적 인가는 화살표의 방향에 따라 계속 이어진다.
이때, 각각의 주사전극 구동신호에 대응하는 타이밍에서, 각각의 어드레스 전극의 표시 데이터 신호도 인가되어야 한다. 즉, 주사 신호가 패널의 상부의 첫번째 전극 라인에 인가될 때로부터 패널의 상부의 마지막번째 전극 라인을 향하여 순차적으로 인가될 때까지, 상부 어드레스 전극 라인들에는 주사 신호와 대응하는 표시 데이터 신호가 상기 순차와 동일한 순차로 인가되고, 주사 신호가 패널의 하부의 마지막번째 전극 라인에 인가될 때로부터 상기 패널의 하부의 첫번째 전극 라인을 향하여 순차적으로 인가될 때까지, 하부 어드레스 전극 라인들에는 주사 신호와 대응하는 표시 데이터 신호가 순차와 동일한 순차로 인가되어야 한다.
이러한 주사전극 라인들에 대한 구동신호들의 파형은, 예컨대, 도 11c의 파형도에 나타난 것과 같다.
상기한 바와 같이, 이전 서브필드(예컨대 SF4)에서 유지방전이 없었던 셀에서는 벽전하 소멸 또는 벽전하의 흐트러짐 등으로 인하여 현재 서브필드(예컨대 SF5)에서 어드레스 방전의 수행이 실패할 가능성이 높아지며, 특히, 인접 주사전극 라인들 및 유지전극 라인들의 공간 전하의 도움이 없는 첫번째 주사전극 라인들에서는 어드레스 방전 실패 가능성이 더욱 높다.
그러나, 도 11a의 화살표 방향으로 주사전극 라인들을 순차적으로 구동하는 본 발명의 구동 방식에 따르면, 도 11b와 같이 화면에서 상부의 제1 그룹의 첫번째 전극 라인에서 방전불량 화소(fault 1)가 발생할 가능성이 높고, 하부의 제2 그룹의 마지막번째 전극 라인에서 방전불량 화소(fault 2)가 발생할 가능성이 높다. 그러나, 상기 방전불량 화소(fault 1, fault 2)는 화면의 끝부분에 위치하므로 사용자의 시각에 거의 노출되지 않는다.
지금까지, 본 발명을 가장 바람직한 실시예를 기준으로 설명하였으나, 상기 실시예는 본 발명의 이해를 돕기 위한 것일 뿐이며, 본 발명의 내용이 그에 한정되는 것이 아니다. 본 발명의 구성에 대한 일부 구성요소의 부가,삭감,변경,수정 등이 있더라도 첨부된 특허청구범위에 의하여 정의되는 본 발명의 기술적 사상에 속하는 한, 본 발명의 범위에 해당된다.
이상 설명된 바와 같이, 본 발명에 따른 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법에 의하면, 선택적 리셋 파형을 수행하여 신속하고 효율이 우수하면서도 콘트라스트가 향상된 디스플레이를 제공하면서도, 일부 주사전극들에 방전 오류가 발생하더라도, 방전 오류가 화상에 미치는 영향을 최소화함으로써, 사용자의 시각에 드러나지 않게 된다.
도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.
도 3은 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.
도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.
도 5는 종래의 구동 방법에 의하여 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
도 6은 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
도 7a는 플라즈마 디스플레이 패널의 전극 라인들에 대해 듀얼 구동 방법이 수행되는 모습을 개략적으로 도시한 개념도이다.
도 7b는 플라즈마 디스플레이 패널의 전극 라인들에 대해 도 7a의 듀얼 구동 방법이 수행되었을 때 화면에서 방전불량이 발생하는 모습을 개략적으로 도시한 개념도이다.
도 7c는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널에 대해 도 7a의 듀얼 구동 방법이 이용되는 경우에, 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
도 8은 도 6 및 도 7c의 파형도에서 제4 서브필드(SF4)에서 유지방전이 있었던 셀의 벽전하 상태를 순차적으로 나타낸 단면도이다.
도 9는 도 6 및 도 7c의 파형도에서 제4 서브필드(SF4)에서 유지방전이 없었던 셀의 이상적인 벽전하 상태를 순차적으로 나타낸 단면도이다.
도 10은 도 6 및 도 7c의 파형도에서 제4 서브필드(SF4)에서 유지방전이 없었던 셀의 실질적인 벽전하 상태를 순차적으로 나타낸 단면도이다.
도 11a는 본 발명에 따라 플라즈마 디스플레이 패널의 전극 라인들에 대해 듀얼 구동 방법이 수행되는 모습을 개략적으로 도시한 개념도이다.
도 11b는 본 발명에 따라 플라즈마 디스플레이 패널의 전극 라인들에 대해 듀얼 구동 방법이 수행되었을 때 화면에서 방전불량이 발생하는 모습을 개략적으로 도시한 개념도이다.
도 11c는 본 발명에 따라 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널에 대해 듀얼 구동 방법이 이용되는 경우에, 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,
11, 15...유전체층, 12...보호층,
13...뒤쪽 글라스 기판, 14...방전 공간,
16...형광층, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,
Xnb, Ynb...금속 전극 라인, SF1, ...SF8 ...서브필드,
SY...Y 구동 제어 신호, VG...접지 전압,
SX...X 구동 제어 신호,
SA...어드레스 구동 제어 신호,
62...논리 제어부, 63...어드레스 구동부,
64...X 구동부, 65...Y 구동부,
66...영상 처리부, R1, ..., R8...리셋 주기,
fault 1, fault 2...불량표시 화소

Claims (4)

  1. 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 주사전극 라인들과 유지전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 주사전극 라인들 및 상기 유지전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널을 구동하기 위하여, 단위 프레임이 시분할 계조 디스플레이를 위해 리셋팅, 어드레싱, 및 방전-유지가 수행되는 복수의 서브필드들로 구분되고, 일부의 서브필드에서 리셋팅 구간의 리셋 파형이 선택적으로 채택되어 수행되며, 플라즈마 디스플레이 패널의 상부 전극 라인들과 하부 전극 라인들을 독립적으로 구동하는 방법에 있어서, 상기 상부 전극 라인들의 주사 순서와 상기 하부 전극 라인들의 주사 순서가 서로 반대인 것을 특징으로 하는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서,
    상기 리셋 파형은, 표준 리셋 파형과 보조 리셋 파형을 포함하고,
    상기 표준 리셋 파형은, 접지전위인 제3 전위보다 높은 제2 전위로부터, 상기 제2 전위보다 높은 제1 전위까지 서서히 상승시키는 램프 업 파형을 포함하는 제1 표준 리셋 구간과; 상기 제2 전위로부터, 상기 제2 전위보다 낮고 상기 제3 전위와 동일하거나 그보다 낮은 제4 전위까지 서서히 하강시키는 램프 다운 파형을 포함하는 제2 표준 리셋 구간을 구비하고,
    상기 보조 리셋 파형은, 상기 제2 전위를 유지하는 제1 보조 리셋 구간과; 상기 제2 전위로부터, 상기 제4 전위까지 서서히 하강시키는 램프 다운 파형을 포함하는 제2 보조 리셋 구간을 구비하는 것을 특징으로 하는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법.
  3. 제1항에 있어서,
    상기 상부 전극 라인들의 주사 순서는 상기 패널의 상부의 첫번째 전극 라인으로부터 상기 패널의 상부의 마지막번째 전극 라인을 향하여 순차적으로 이루어지고,
    상기 하부 전극 라인들의 주사 순서는 상기 패널의 하부의 마지막번째 전극라인으로부터 상기 패널의 하부의 첫번째 전극 라인을 향하여 순차적으로 이루어지는 것을 특징으로 하는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법.
  4. 제3항에 있어서,
    상기 어드레스 전극 라인들은 상기 상부 주사전극 라인들과 교차하는 상부 어드레스 전극 라인들과 상기 하부 주사전극 라인들과 교차하는 하부 어드레스 전극 라인들로 이루어지고,
    주사 신호가 상기 패널의 상부의 첫번째 전극 라인에 인가될 때로부터 상기 패널의 상부의 마지막번째 전극 라인을 향하여 순차적으로 인가될 때까지, 상기 상부 어드레스 전극 라인들에는 상기 주사 신호와 대응하는 표시 데이터 신호가 상기 순차와 동일한 순차로 인가되고,
    주사 신호가 상기 패널의 하부의 마지막번째 전극 라인에 인가될 때로부터 상기 패널의 하부의 첫번째 전극 라인을 향하여 순차적으로 인가될 때까지, 상기 하부 어드레스 전극 라인들에는 상기 주사 신호와 대응하는 표시 데이터 신호가 상기 순차와 동일한 순차로 인가되는 것을 특징으로 하는 선택적 리셋 파형을 수행하는 플라즈마 디스플레이 패널의 구동 방법.
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