KR20050050882A

KR20050050882A - Apparatus for processing signals

Info

Publication number: KR20050050882A
Application number: KR1020030084532A
Authority: KR
Inventors: 박보영; 권수현
Original assignee: 삼성전자주식회사
Priority date: 2003-11-26
Filing date: 2003-11-26
Publication date: 2005-06-01
Also published as: KR100997973B1

Abstract

본 발명은 표시 장치를 구동하는 신호 처리 장치에 관한 것으로, 이 신호 처리 장치는 소정 신호를 입력받아 복수의 단계로 지연된 복수의 지연 신호를 생성하는 신호 지연부, 그리고 신호 지연부로부터 복수의 지연 신호를 받아 복수의 지연 신호 중 하나의 지연 신호를 출력하는 신호 선택부를 포함한다. 본 발명에 의하면, 칩의 리비젼을 예상하여 이 신호 처리 장치를 칩에 미리 실장하고, 여러 가지 경우의 지연 신호를 예측하여 이 예측된 지연 신호에 대응하는 칩 내부 메모리의 데이터 값을 변경함으로써 칩의 리비젼을 간단하게 수행할 수 있다. 따라서 칩 전체의 리비젼에 드는 시간과 노력을 줄일 수 있으며 휴먼 에러의 가능성을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device for driving a display device. The signal processing device receives a predetermined signal and generates a plurality of delayed signals delayed in a plurality of steps, and a plurality of delayed signals from the signal delay unit. And a signal selector configured to receive one of the plurality of delayed signals and output one delayed signal. According to the present invention, the chip processing apparatus is mounted in advance in anticipation of a chip revision, the delay signal in various cases is predicted, and the data value of the chip internal memory corresponding to the predicted delay signal is changed. The revision can be done simply. This saves time and effort on revision-wide revisions and reduces the likelihood of human error.

Description

Signal Processing Unit {APPARATUS FOR PROCESSING SIGNALS}

본 발명은 신호 처리 장치에 관한 것이고, 특히 액정 표시 장치를 포함하는 표시 장치에서 사용되는 신호 처리 장치에 관한 것이다.The present invention relates to a signal processing device, and more particularly, to a signal processing device used in a display device including a liquid crystal display device.

일반적인 액정 표시 장치는 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.A general liquid crystal display device includes two display panels and a liquid crystal layer having dielectric anisotropy interposed therebetween. An electric field is applied to the liquid crystal layer, and the intensity of the electric field is adjusted to adjust the transmittance of light passing through the liquid crystal layer to obtain a desired image. Such liquid crystal displays are typical among portable flat panel displays (FPDs) that are easy to carry. Among them, TFT-LCDs using thin film transistors (TFTs) as switching elements are mainly used.

TFT-LCD를 구동하기 위한 입력 클록(clock), 수평 동기 신호(H_sync), 데이터 인에이블 신호(DE) 등과 같은 제어 신호 및 영상 데이터는 대부분의 경우 컴퓨터 또는 그래픽 제어기에서 액정 표시 장치의 신호 제어부로 전송되고, 신호 제어부는 이러한 제어 신호 및 영상 데이터를 액정 표시 장치의 데이터 구동부 및 게이트 구동부에서 요구하는 제어 신호 및 영상 데이터 형태에 맞게 처리한 후 각 구동부로 전송한다.Control signals and image data such as an input clock for driving a TFT-LCD, a horizontal sync signal (H _sync ), a data enable signal (DE), and the like are in most cases a signal controller of a liquid crystal display in a computer or a graphic controller. The control unit processes the control signal and the image data according to the control signal and image data type required by the data driver and the gate driver of the liquid crystal display and transmits the control signal and the image data to each driver.

신호 제어부는 외부 장치로부터의 입력 클록(clock)과 데이터 인에이블 신호(DE)를 기준으로 하여 수평 동기 시작 신호(STH)를 생성한다. 수평 동기 시작 신호(STH)는 외부 장치로부터의 영상 데이터를 데이터 구동부에 정확하게 래치시키는 기준 신호이다. 따라서 수평 동기 시작 신호(STH)는 입력 클록(clock)과의 관계에 있어서 셋업/홀드 타이밍 여유(setup/hold timing margin)를 가져야 정확한 영상 데이터의 전송이 가능하게 된다. 마찬가지로 영상 데이터도 신호 제어부에서 생성한 데이터 클록 신호(HCLK)와의 관계에 있어서 셋업/홀드 타이밍 여유를 가져야 올바르게 데이터 구동부에 전송할 수 있다.The signal controller generates a horizontal synchronization start signal STH based on an input clock from the external device and the data enable signal DE. The horizontal synchronization start signal STH is a reference signal for accurately latching image data from an external device to the data driver. Therefore, the horizontal synchronization start signal STH should have a setup / hold timing margin in relation to the input clock to enable accurate image data transmission. Similarly, the image data may have a setup / hold timing margin in relation to the data clock signal HCLK generated by the signal controller so that the image data can be correctly transmitted to the data driver.

따라서 수평 동기 시작 신호(STH)와 영상 데이터가 클록(clock)에 대하여 셋업/홀드 타이밍이 맞지 않으면 신호 제어부를 이루는 IC 칩(chip)을 리비젼(revision)하여 이 신호들에 대한 셋업/홀드 타이밍 여유를 변경하여야 한다. Therefore, if the horizontal sync start signal (STH) and the image data do not match the setup / hold timing with respect to the clock, the IC chip constituting the signal controller is revised to allow setup / hold timing for these signals. Should be changed.

칩을 리비젼하려면 칩 내부의 전체 반도체 층을 리비젼하거나, 경우에 따라서 금속 층(metal layer)만을 수정할 수도 있다. 금속 층만을 수정하는 경우라도 넷 리스트(net list)를 수정하여야 한다. 이와 같이 칩의 리비젼에는 많은 시간과 노력이 들게 된다. 또한 칩의 리비젼에는 휴먼 에러의 가능성이 있다는 문제가 있다.To revise a chip, it is possible to revise the entire semiconductor layer inside the chip, or in some cases modify only the metal layer. Even if only the metal layer is modified, the net list must be modified. Thus, revision of the chip takes a lot of time and effort. There is also a problem that there is a possibility of human error in the revision of the chip.

따라서 본 발명이 이루고자 하는 기술적 과제는 수평 동기 시작 신호(STH) 또는 영상 데이터와 같은 신호의 셋업/홀드 타이밍 여유를 효과적으로 변경시킬 수 있는 신호 처리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a signal processing apparatus capable of effectively changing the setup / hold timing margin of a signal such as a horizontal synchronization start signal (STH) or image data.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치를 구동하는 신호 처리 장치는, The signal processing device for driving the display device according to an embodiment of the present invention for achieving the technical problem,

소정 신호를 입력받아 복수의 단계로 지연된 복수의 지연 신호를 생성하는 신호 지연부, 그리고A signal delay unit for receiving a predetermined signal and generating a plurality of delayed signals delayed in a plurality of steps; and

상기 신호 지연부로부터 상기 복수의 지연 신호를 받아 상기 복수의 지연 신호 중 하나의 지연 신호를 출력하는 신호 선택부를 포함한다.And a signal selector configured to receive the plurality of delay signals from the signal delay unit and output one delay signal among the plurality of delay signals.

상기 신호 선택부가 상기 하나의 지연 신호를 선택하도록 상기 신호 선택부에 입력되는 선택 신호에 해당하는 데이터를 기억하는 메모리를 더 포함하는 것이 바람직하다.Preferably, the signal selector further includes a memory for storing data corresponding to a selection signal input to the signal selector so as to select the one delay signal.

상기 신호 지연부는 복수의 버퍼를 포함할 수 있다. The signal delay unit may include a plurality of buffers.

상기 신호 지연부는 복수의 트랜지스터를 포함할 수 있다.The signal delay unit may include a plurality of transistors.

상기 신호 선택부는 멀티플렉서를 포함하며,The signal selector comprises a multiplexer,

상기 멀티플렉서의 입력단은 상기 복수의 버퍼의 각 출력단에 연결되고, 상기 멀티플렉서의 선택단은 메모리에 연결되는 것이 바람직하다.Preferably, the input terminal of the multiplexer is connected to each output terminal of the plurality of buffers, and the selection terminal of the multiplexer is connected to a memory.

상기 소정 신호는 영상 신호 또는 상기 영상 신호의 입력 시작을 지시하는 수평 동기 시작 신호(STH)일 수 있다.The predetermined signal may be a video signal or a horizontal synchronization start signal STH indicating the start of input of the video signal.

본 발명의 다른 실시예에 따른 표시 장치는 상기 신호 처리 장치를 포함한다.A display device according to another embodiment of the present invention includes the signal processing device.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.A liquid crystal display to which a signal processing device according to an exemplary embodiment of the present invention is applied will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치의 블록도이고, 도 2는 도 1의 액정 표시 장치의 한 화소에 대한 등가 회로도이다.1 is a block diagram of a liquid crystal display device to which a signal processing device according to an exemplary embodiment of the present invention is applied, and FIG. 2 is an equivalent circuit diagram of one pixel of the liquid crystal display device of FIG. 1.

도 1에 도시한 바와 같이, 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As illustrated in FIG. 1, the liquid crystal display includes a liquid crystal panel assembly 300, a gate driver 400 connected thereto, a data driver 500, and a gray voltage generator connected to the data driver 500. And a signal controller 600 for controlling them.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.The liquid crystal panel assembly 300 includes a plurality of display signal lines G ₁ -G _n , D ₁ -D _m and a plurality of pixels connected to the plurality of display signal lines G ₁ -G _n , D ₁ -D _m , and arranged in a substantially matrix form. .

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal lines G ₁ -G _n and D ₁ -D _m are a plurality of gate lines G ₁ -G _n for transmitting a gate signal (also called a “scan signal”) and a data signal line or data for transmitting a data signal. Line D ₁ -D _m . The gate lines G ₁ -G _n extend substantially in the row direction and are substantially parallel to each other, and the data lines D ₁ -D _m extend substantially in the column direction and are substantially parallel to each other.

각 화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.Each pixel includes a switching element Q connected to a display signal line G ₁ -G _n , D ₁ -D _m , and a liquid crystal capacitor C _LC and a storage capacitor C _ST connected thereto. It includes. The holding capacitor C _ST can be omitted as necessary.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D _m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있다.The switching element Q is provided on the lower panel 100, and the control terminal and the input terminal are connected to the gate line G ₁ -G _n and the data line D ₁ -D _m, respectively. The output terminal is connected to the liquid crystal capacitor C _LC and the storage capacitor C _ST .

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor C _LC has two terminals, the pixel electrode 190 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 190 and 270. It functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives a common voltage V _com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, both electrodes 190 and 270 may be linear or rod-shaped.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C _ST is formed by overlapping a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100, and a predetermined voltage such as a common voltage V _com is applied to the separate signal line. Is approved. However, the storage capacitor C _ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.Meanwhile, in order to implement color display, each pixel must display color, which is possible by providing a red, green, or blue color filter 230 in a region corresponding to the pixel electrode 190. In FIG. 2, the color filter 230 is formed in a corresponding region of the upper panel 200. Alternatively, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.A polarizer (not shown) for polarizing light is attached to an outer surface of at least one of the two display panels 100 and 200 of the liquid crystal panel assembly 300.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.The gray voltage generator 800 generates two sets of gray voltages related to the transmittance of the pixel. One of the two sets has a positive value for the common voltage (V _com ) and the other set has a negative value.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가하며 통상 복수의 집적 회로로 이루어진다.The gate driver 400 is connected to the gate lines G ₁ -G _n of the liquid crystal panel assembly 300 to receive a gate signal formed by a combination of a gate on voltage V _on and a gate off voltage V _off from the outside. It is applied to the gate lines G ₁ -G _n and usually consists of a plurality of integrated circuits.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.The data driver 500 is connected to the data lines D ₁ -Dm of the liquid crystal panel assembly 300 to select the gray voltage from the gray voltage generator 800 and apply the gray voltage to the pixel as a data signal. Is made of.

복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 액정 표시판 조립체(300)에 직접 실장할 수도 있다. A plurality of gate drive integrated circuits or data drive integrated circuits may be mounted in a tape carrier package (TCP) (not shown) to attach TCP to the liquid crystal panel assembly 300, or to integrate these onto a glass substrate without using TCP. Circuits may be directly attached (chip on glass, COG mounting method), and circuits performing the same functions as those integrated circuits may be directly mounted on the liquid crystal panel assembly 300.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.The signal controller 600 generates control signals for controlling operations of the gate driver 400 and the data driver 500, and provides the corresponding control signals to the gate driver 400 and the data driver 500.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.Next, the display operation of the liquid crystal display will be described in more detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.The signal controller 600 inputs an input control signal for controlling the RGB image signals R, G, and B and their display from an external graphic controller (not shown), for example, a vertical sync signal V _sync and a horizontal sync signal. (H _sync ), a main clock (MCLK), a data enable signal (DE) is provided. The signal controller 600 properly processes the image signals R, G, and B according to the operating conditions of the liquid crystal panel assembly 300 based on the input image signals R, G, and B and the input control signal, and controls the gate control signal. After generating the CONT1 and the data control signal CONT2 and the like, the gate control signal CONT1 is sent to the gate driver 400 and the data control signal CONT2 and the processed image signals R ', G', and B 'are processed. ) Is sent to the data driver 500.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.The gate control signal CONT1 includes a vertical synchronization start signal STV for indicating the start of output of the gate-on pulse (high period of the gate signal), a gate clock signal CPV for controlling the output timing of the gate-on pulse, and a gate-on pulse. And an output enable signal OE that defines the width of the signal.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.The data control signal CONT2 is a load for applying a corresponding data voltage to the horizontal synchronization start signal STH indicating the start of input of the image data R ', G', and B 'and the data lines D ₁ -D _m . Signal LOAD, inverted signal RVS and data that inverts the polarity of the data voltage with respect to common voltage V _com (hereinafter referred to as " polarity of data voltage " by reducing " polarity of data voltage with respect to common voltage "). Clock signal HCLK and the like.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.The data driver 500 sequentially receives image data R ′, G ′, and B ′ corresponding to one row of pixels according to the data control signal CONT2 from the signal controller 600, and generates a gray voltage generator ( The image data R ', G', B 'is converted into the corresponding data voltage by selecting the gray voltage corresponding to each of the image data R', G ', and B' among the gray voltages from the 800.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.The gate driver 400 applies the gate-on voltage V _on to the gate lines G ₁ -G _n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G ₁ -G _n. Turn on the switching element (Q) connected to.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.The gate-on voltage V _on is applied to one gate line G ₁ -G _n so that a row of switching elements Q connected thereto is turned on (this period is "1H" or "1 horizontal period). (horizontal period) "and equal to one period of the horizontal sync signal Hsync, the data enable signal DE, and the gate clock CPV], and the data driver 500 converts each data voltage to a corresponding data line D. ₁ -D _m ). The data voltage supplied to the data lines D ₁ -D _m is applied to the corresponding pixel through the turned-on switching element Q.

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다("도트 반전").In this manner, the gate-on voltages V _{on are} sequentially applied to all the gate lines G ₁ -G _n during one frame to apply data voltages to all the pixels. At the end of one frame, the next frame starts and the state of the inversion signal RVS applied to the data driver 500 is controlled so that the polarity of the data voltage applied to each pixel is opposite to that of the previous frame ("frame inversion). "). In this case, the polarity of the data voltage flowing through one data line may be changed (“line inversion”) within one frame or the polarity of the data voltage applied to one pixel row may be different according to the characteristics of the inversion signal RVS ( "Dot reversal").

그러면 도 3 및 도 4를 참고로 하여 본 발명의 실시예에 따른 신호 처리 장치에 대하여 상세하게 설명한다. 한편, 이 신호 처리 장치는 앞에서 설명한 신호 제어부(600)에 포함될 수 있다.Next, a signal processing apparatus according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 3 and 4. The signal processing device may be included in the signal controller 600 described above.

도 3은 본 발명의 한 실시예에 따른 신호 처리 장치(40)의 블록도이고, 도 4는 본 발명의 한 실시예에 따른 신호 처리 장치의 출력 파형도이다.3 is a block diagram of a signal processing device 40 according to an embodiment of the present invention, and FIG. 4 is an output waveform diagram of the signal processing device according to an embodiment of the present invention.

신호 처리 장치(40)는 신호 지연부(50), 신호 지연부(50)에 연결되어 있는 신호 선택부(55), 그리고 신호 선택부(55)에 연결되어 있는 메모리(60)를 포함한다.The signal processing device 40 includes a signal delay unit 50, a signal selector 55 connected to the signal delay unit 50, and a memory 60 connected to the signal selector 55.

신호 지연부(50)는 복수의 지연 버퍼, 즉 제1 지연 버퍼 내지 제15 지연 버퍼(B1, B2,..., B15)를 포함한다. 각 지연 버퍼(B1, B2,..., B15)는 직렬로 연결되어 있다. 즉, 각 지연 버퍼의 입력단은 이전 지연 버퍼의 출력단에 연결되어 있으며, 각 지연 버퍼의 출력단은 다음 지연 버퍼의 입력단에 연결되어 있다. 다만, 첫 지연 버퍼의 입력단은 신호 지연부(50)의 입력 신호를 받아들이며, 마지막 지연 버퍼의 출력단은 후술하는 신호 선택부(55)의 입력단에만 연결되어 있다. 본 실시예에서는 지연 버퍼의 수효를 15개로 하여 설명하지만, 지연 버퍼의 수효는 필요에 따라 가감될 수 있다. 각 지연 버퍼는 소정 시간(ΔT)만큼 입력 신호를 지연시켜 출력한다. 한편 신호 지연부(50)는 복수의 트랜지스터를 포함하여 이루어질 수도 있다.The signal delay unit 50 includes a plurality of delay buffers, that is, first through fifteenth delay buffers B1, B2,..., B15. Each delay buffer B1, B2, ..., B15 is connected in series. That is, the input of each delay buffer is connected to the output of the previous delay buffer, and the output of each delay buffer is connected to the input of the next delay buffer. However, an input terminal of the first delay buffer receives an input signal of the signal delay unit 50, and an output terminal of the last delay buffer is connected only to an input terminal of the signal selector 55 described later. In the present embodiment, the number of delay buffers is described as 15, but the number of delay buffers can be added or subtracted as necessary. Each delay buffer outputs a delayed input signal by a predetermined time [Delta] T. Meanwhile, the signal delay unit 50 may include a plurality of transistors.

신호 선택부(55)는 멀티플렉서(multiplexer)로 이루어진다. 멀티플렉서는 먹스라고도 하는데, 선택 신호에 따라 복수의 입력 신호 중 어느 하나의 입력 신호를 선택하여 출력단에 실어 주는 기능을 수행하는 데이터 선택 논리 회로이다. 신호 선택부(55)의 입력단은 신호 지연부(50)의 각 지연 버퍼의 출력단에 연결되어 있다. 신호 선택부(55)의 선택 신호 입력단은 메모리(60)에 연결되어 있다.The signal selector 55 is composed of a multiplexer. Multiplexer, also known as a mux, is a data selection logic circuit that performs a function of selecting any one of a plurality of input signals according to the selection signal and loading it to the output terminal. An input terminal of the signal selector 55 is connected to an output terminal of each delay buffer of the signal delay unit 50. The select signal input terminal of the signal selector 55 is connected to the memory 60.

메모리(60)의 출력 데이터는 신호 선택부(55)의 선택단에 입력된다. 메모리(60)는 신호 선택부(55)가 복수의 입력 신호 중 어느 하나의 입력 신호를 선택하도록 하는 데이터를 기억한다.The output data of the memory 60 is input to the select terminal of the signal selector 55. The memory 60 stores data for causing the signal selector 55 to select any one of a plurality of input signals.

그러면, 본 실시예의 신호 처리 장치(40)의 동작에 대하여 상세하게 설명한다.Next, the operation of the signal processing device 40 of the present embodiment will be described in detail.

신호 지연부(50)는 신호 제어부(600)에서 생성된 입력 수평 동기 시작 신호(STH_I)를 받아 복수의 단계로 지연된 복수의 지연 신호(STH_D1∼STH_D15)를 생성한다. 즉, 도 4에 보이는 것처럼, 신호 지연부(50)는 입력 수평 동기 시작 신호(STH_I)를 제1 지연 버퍼(B1)에 입력하여 지연 시간(ΔT)만큼 지연된 제1 지연 신호(STH_D1)를 생성하고, 제1 지연 신호(STH_D1)를 제2 지연 버퍼(B2)에 입력하여 제1 지연 신호(STH_D1)에 비하여 지연 시간(ΔT)만큼 지연된 제2 지연 신호(STH_D2)를 생성한다. 이와 같이 반복하면 제15 지연 버퍼(B15)의 출력은 입력 수평 동기 시작 신호(STH_I)가 ΔT×15 시간만큼 지연된 제15 지연 신호(STH_D15)가 된다.The signal delay unit 50 receives the input horizontal synchronization start signal STH_I generated by the signal controller 600 and generates a plurality of delay signals STH_D1 to STH_D15 delayed in a plurality of steps. That is, as shown in FIG. 4, the signal delay unit 50 inputs the input horizontal synchronization start signal STH_I to the first delay buffer B1 to generate the first delayed signal STH_D1 delayed by the delay time ΔT. The first delay signal STH_D1 is input to the second delay buffer B2 to generate a second delay signal STH_D2 delayed by a delay time ΔT relative to the first delay signal STH_D1. In this manner, the output of the fifteenth delay buffer B15 becomes the fifteenth delay signal STH_D15 in which the input horizontal synchronization start signal STH_I is delayed by ΔT × 15 hours.

신호 선택부(55)는 입력 수평 동기 시작 신호(STH_I) 및 신호 지연부(50)로부터의 제1 내지 제15 지연 신호(STH_D1∼STH_D15)를 받아 그 중 하나의 신호를 선택하여 출력 수평 동기 시작 신호(STH_O)로 출력한다.The signal selector 55 receives the input horizontal synchronization start signal STH_I and the first to fifteenth delay signals STH_D1 to STH_D15 from the signal delay unit 50 and selects one of them to start output horizontal synchronization. Output as signal STH_O.

본 실시예의 메모리(60)에 기억할 수 있는 데이터 값의 범위는 0∼15이다. 물론 이와 같은 값은 앞서 설명한 지연 버퍼의 수효에 따라 결정된 것이며, 지연 버퍼의 수효에 따라 가감될 수 있는 값이다.The range of data values that can be stored in the memory 60 of this embodiment is 0-15. Of course, such a value is determined according to the number of delay buffers described above, and is a value that can be added or subtracted according to the number of delay buffers.

수평 동기 시작 신호(STH)의 셋업/홀드 타이밍 여유(setup/hold timing margin)를 고려하여 메모리(60)에 위의 데이터 값 중 하나를 기억시킨다. 즉, 신호 처리 장치(40)의 타이밍을 조사하여 필요한 만큼의 지연 시간을 갖도록 메모리(60)에 위의 데이터 값 중 하나를 쓴다. 만약 메모리에 기억되어 있는 데이터가 "0"이라면 지연 시간 없이 입력 수평 동기 시작 신호(STH_I)가 출력 수평 동기 시작 신호(STH_O)로 출력되고, "5"라면 지연 시간이 ΔT×5인 제5 지연 신호(STH_D5)가 출력된다. 마찬가지로, 메모리(60)에 데이터 값으로 "15"가 기억되어 있다면, 신호 처리 장치(40)의 출력 수평 동기 시작 신호(STH_O)는 제15 지연 신호(STH_D15)가 된다. One of the above data values is stored in the memory 60 in consideration of the setup / hold timing margin of the horizontal synchronization start signal STH. In other words, one of the above data values is written to the memory 60 so that the timing of the signal processing device 40 is checked to have the required delay time. If the data stored in the memory is " 0 " The signal STH_D5 is output. Similarly, if " 15 " is stored in the memory 60 as the data value, the output horizontal synchronization start signal STH_O of the signal processing device 40 becomes the fifteenth delay signal STH_D15.

본 실시예에서는 수평 동기 시작 신호(STH)의 셋업/홀드 타이밍 여유의 변경에 대하여만 설명하였으나, 본 발명은 영상 데이터(R, G, B)의 셋업/홀드 타이밍 여유의 변경에 대하여도 동일하게 적용할 수 있다.In the present embodiment, only the change of the setup / hold timing margin of the horizontal synchronization start signal STH has been described. However, the present invention also applies to the change of the setup / hold timing margin of the image data R, G, and B. Applicable

본 발명에 의하면, 신호 처리 장치(40)가 포함되는 칩 전체를 리비젼하지 않고 수평 동기 시작 신호(STH) 또는 영상 데이터(R, G, B)의 셋업/홀드 타이밍 여유를 변경할 수 있다.According to the present invention, the setup / hold timing margin of the horizontal synchronization start signal STH or the image data R, G, and B can be changed without revision of the entire chip including the signal processing device 40.

결론적으로 칩의 리비젼을 예상하여 본 발명의 신호 처리 장치를 칩에 미리 실장하고, 여러 가지 경우의 지연 신호를 예측하여 이 예측된 지연 신호에 대응하는 칩 내부 메모리의 데이터 값을 변경함으로써 칩의 리비젼을 간단하게 수행할 수 있다. 따라서 칩 전체의 리비젼에 드는 시간과 노력을 줄일 수 있으며 휴먼 에러의 가능성을 줄일 수 있다.In conclusion, the chip processing apparatus of the present invention is mounted in advance on the chip in anticipation of the revision of the chip, and the data revision of the chip internal memory corresponding to the predicted delay signal is changed by predicting delay signals in various cases. This can be done simply. This saves time and effort on revision-wide revisions and reduces the likelihood of human error.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

칩의 리비젼을 예상하여 본 발명의 신호 처리 장치를 칩에 미리 실장하고, 여러 가지 경우의 지연 신호를 예측하여 이 예측된 지연 신호에 대응하는 칩 내부 메모리의 데이터 값을 변경함으로써 칩의 리비젼을 간단하게 수행할 수 있다. 따라서 칩 전체의 리비젼에 드는 시간과 노력을 줄일 수 있으며 휴먼 에러의 가능성을 줄일 수 있다.In anticipation of the revision of the chip, the signal processing apparatus of the present invention is mounted in advance on the chip, and the revision of the chip is simplified by changing the data value of the internal memory corresponding to the predicted delay signal by predicting delay signals in various cases. Can be done. This saves time and effort on revision-wide revisions and reduces the likelihood of human error.

도 1은 본 발명의 한 실시예에 따른 신호 처리 장치가 적용되는 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display device to which a signal processing device according to an exemplary embodiment of the present invention is applied.

도 2는 도 1의 액정 표시 장치의 한 화소에 대한 등가 회로도이다.FIG. 2 is an equivalent circuit diagram of one pixel of the liquid crystal display of FIG. 1.

도 3은 본 발명의 한 실시예에 따른 신호 처리 장치의 블록도이다.3 is a block diagram of a signal processing apparatus according to an embodiment of the present invention.

도 4는 본 발명의 한 실시예에 따른 신호 처리 장치의 출력 파형도이다.4 is an output waveform diagram of a signal processing apparatus according to an embodiment of the present invention.

Claims

A signal processing device for driving a display device,

A signal delay unit for receiving a predetermined signal and generating a plurality of delayed signals delayed in a plurality of steps; and

A signal selector which receives the plurality of delay signals from the signal delay unit and outputs one delay signal among the plurality of delay signals

Signal processing apparatus comprising a.

In claim 1,

And a memory configured to store data corresponding to a selection signal input to the signal selection unit so that the signal selection unit selects the one delay signal.

In claim 2,

And the signal delay unit is a delay circuit including a plurality of buffers.

In claim 2,

The signal delay unit includes a plurality of transistors.

In claim 3,

The signal selector comprises a multiplexer,

The input terminal of the multiplexer is connected to each output terminal of the plurality of buffers, and the selection terminal of the multiplexer is connected to a memory.

Signal processing unit.

In claim 5,

And the predetermined signal is a video signal or a horizontal synchronization start signal (STH) indicating an input start of the video signal.

A display device comprising the signal processing device of claim 1.