KR20050041094A - Structure and method for improving power/ground characteristics of semiconductor package - Google Patents
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Abstract
본 발명은 반도체 패키지의 전력/접지 특성 향상 방법 및 그 구조에 관한 것으로서, 배선 패턴이 노출되고 와이어를 사용하는 종래의 패키지에서 제조 공정 중에 전력/접지 특성을 향상시킬 수 있는 방법과 그 구조를 제공한다. 본 발명에 따르면, 인쇄 회로 기판에 집적회로 칩을 부착하고, 양쪽 끝을 제외한 나머지 부분이 절연 물질로 덮인 코팅 와이어를 이용하여 집적회로 칩의 칩 패드와 인쇄 회로 기판의 본드 핑거를 전기적으로 연결시킨 후, 비전도성 물질을 도포하여 코팅 와이어의 노출된 양쪽 끝을 감싸고, 전도성 물질을 전면 도포한다. 특히, 비전도성 물질을 도포할 때, 칩 패드의 접지 패드와 본드 핑거의 접지 본드 핑거 또는 칩 패드의 전원 패드와 본드 핑거의 전원 본드 핑거에 연결된 코팅 와이어의 양쪽 끝에는 비전도성 물질을 도포하지 않음으로써, 전도성 물질이 접지 패드 및 접지 본드 핑거 또는 전원 패드 및 전원 본드 핑거와 전기적으로 연결되어 접지층 또는 전원층의 역할을 하는 것이 특징이다.The present invention relates to a method and structure for improving power / grounding characteristics of a semiconductor package, and to provide a method and structure for improving power / grounding characteristics during a manufacturing process in a conventional package using a wire with exposed wiring patterns. do. According to the present invention, an integrated circuit chip is attached to a printed circuit board, and the chip pad of the integrated circuit chip and the bond finger of the printed circuit board are electrically connected by using a coating wire covered with an insulating material except for both ends. Thereafter, a non-conductive material is applied to cover the exposed both ends of the coating wire and the entire surface of the conductive material is applied. In particular, when applying a non-conductive material, the non-conductive material is not applied to both ends of the coating wire connected to the ground pad of the chip pad and the ground bond finger of the bond finger or the power pad of the chip pad and the power bond finger of the bond finger. The conductive material may be electrically connected to the ground pad and the ground bond finger or the power pad and the power bond finger to serve as the ground layer or the power layer.
Description
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 반도체 패키지의 전력/접지 특성을 향상시키기 위한 방법과 그 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor package technology, and more particularly, to a method and structure for improving power / ground characteristics of a semiconductor package.
반도체 소자들이 점점 고속화됨에 따라 전력/접지(power/ground) 특성의 향상이 중요한 문제로 대두되고 있다. 일반적으로 반도체 패키지의 전기적 신뢰성은 잡음(noise), 신호 안정성, 혼신(crosstalk) 등에 의하여 결정되는데, 종래기술에서는 인쇄 회로 기판이나 리드 프레임과 같이 전기적 통로 역할을 하는 도전체의 설계를 통하여 전기적 신뢰성을 개선하고 있다. 인쇄 회로 기판이나 리드 프레임 설계 이후에는 단순히 패키지를 완성하기 위한 일련의 제조 공정들이 진행될 뿐, 전기적 신뢰성을 개선할 수 있는 공정은 거의 없었다. 기껏해야 와이어의 길이를 조절하는 정도에 그치고 있는데, 이러한 방법은 큰 효과를 기대하기 어렵다.As semiconductor devices become faster and faster, improvement of power / ground characteristics has emerged as an important problem. In general, the electrical reliability of a semiconductor package is determined by noise, signal stability, crosstalk, etc. In the prior art, the electrical reliability is determined by designing a conductor that serves as an electrical path such as a printed circuit board or a lead frame. Improving. After the design of the printed circuit board or lead frame, a series of manufacturing processes were simply performed to complete the package, with little to no improvement in electrical reliability. At most, the length of the wires is controlled, but this method is difficult to expect a great effect.
한편, 인쇄 회로 기판은 제조 비용의 절감을 위하여 배선층의 수를 최대한 억제해야 하기 때문에 배선 패턴이 기판 표면에 노출된 경우가 대부분이다. 이와 같이 배선 패턴이 노출되면 차폐(shielding)가 어렵고 전력 및 접지 특성의 보강이 어렵다. 또한, 와이어는 커패시턴스 성분이 적고 거의 순수하게 인덕터의 역할을 하기 때문에, 그 길이가 짧더라도 패키지의 전기적 특성 저하에 많은 영향을 끼치는 요소이다. 따라서, 최근에는 와이어의 영향을 줄이기 위하여 플립 칩(flip chip)과 같은 기술이 많이 적용되고 있다.On the other hand, the printed circuit board is most often exposed to the surface of the substrate because the number of wiring layers should be minimized in order to reduce the manufacturing cost. As such, when the wiring pattern is exposed, shielding is difficult and power and grounding characteristics are difficult to reinforce. In addition, since the wire has a small capacitance component and almost purely acts as an inductor, even a short wire is a factor that greatly affects the electrical characteristics of the package. Therefore, in recent years, many technologies such as flip chip have been applied to reduce the influence of wires.
도 1a 내지 도 1d는 종래기술에 따른 반도체 패키지의 구조 및 그 제조 방법을 나타내는 단면도이다. 잘 알려진 바와 같이, 도 1에 도시된 반도체 패키지는 격자형으로 면 배치된 볼 단자를 사용하는 볼 그리드 어레이(ball grid array; BGA) 패키지이다. 이러한 볼 그리드 어레이 패키지는 고속, 고전력 소자와 같이 많은 핀 수를 필요로 하고 높은 전기적 특성을 요구하는 경우에 주로 사용되고 있다.1A to 1D are cross-sectional views illustrating a structure of a semiconductor package and a method of manufacturing the same according to the related art. As is well known, the semiconductor package shown in FIG. 1 is a ball grid array (BGA) package using ball terminals faced in a grid. Such ball grid array packages are mainly used when high pin counts and high electrical characteristics are required, such as high speed and high power devices.
종래의 볼 그리드 어레이 패키지의 구조와 제조 방법을 간략하게 설명하면 다음과 같다. 먼저, 도 1a에 도시된 바와 같이, 인쇄 회로 기판(10)의 한 면에 집적회로 칩(13)을 부착한다. 인쇄 회로 기판(10)에는 배선 패턴(11)이 형성되어 있고 와이어(14)와 접속될 본드 핑거(11a, bond finger)를 제외하고 보호층(12)으로 덮여 있다.The structure and manufacturing method of a conventional ball grid array package are briefly described as follows. First, as shown in FIG. 1A, the integrated circuit chip 13 is attached to one side of the printed circuit board 10. A wiring pattern 11 is formed on the printed circuit board 10 and covered with the protective layer 12 except for the bond fingers 11a to be connected to the wires 14.
이어서, 도 1b에 도시된 바와 같이, 와이어(14)를 이용하여 집적회로 칩(13)의 칩 패드(13a)와 인쇄 회로 기판(10)의 본드 핑거(11a)를 전기적으로 연결시킨다. 그리고 나서, 도 1c에 도시된 바와 같이, 몰딩 수지(15)로 집적회로 칩(13)과 와이어(14) 등을 밀봉한 후, 인쇄 회로 기판(10)의 하부면에 볼 단자(16)를 형성하여 패키지의 제조 공정을 완료한다.Subsequently, as shown in FIG. 1B, the wire 14 is used to electrically connect the chip pad 13a of the integrated circuit chip 13 and the bond finger 11a of the printed circuit board 10. Then, as shown in FIG. 1C, after sealing the integrated circuit chip 13, the wire 14, and the like with the molding resin 15, the ball terminal 16 is placed on the bottom surface of the printed circuit board 10. To complete the manufacturing process of the package.
이러한 종래의 반도체 패키지에서 와이어 본딩 후의 구조(도 1b)를 보면, 와이어(14)와 본드 핑거(11a)가 모두 외부로 노출되어 있는 상태이다. 따라서, 전기적으로 특성을 보강하고 잡음을 막을 만한 조치가 별로 없다. 그러나, 만약 이와 같이 노출된 표면에 전원/접지층이 매우 가깝게 형성된다면, 차폐 효과도 높아지고 잡음도 줄일 수 있을 뿐만 아니라 전력 특성도 많이 향상시킬 수 있을 것이다.In the structure of the conventional semiconductor package after wire bonding (FIG. 1B), both the wire 14 and the bond finger 11a are exposed to the outside. Therefore, there are few measures to electrically reinforce and prevent noise. However, if the power / grounding layer is formed very close to the exposed surface, the shielding effect may be increased, noise may be reduced, and power characteristics may be improved.
따라서, 본 발명의 목적은 반도체 패키지의 제조 공정에서 전력/접지 특성을 향상시킬 수 있는 방법과 그 구조를 제공하기 위한 것이다.Accordingly, it is an object of the present invention to provide a method and a structure capable of improving power / ground characteristics in a manufacturing process of a semiconductor package.
이러한 목적을 달성하기 위하여, 본 발명은 와이어 본딩 후, 전도성 물질을 전면에 도포하여 전원/접지층을 형성함으로써 차폐 효과를 높이고 잡음을 감소시키며 전기적 특성을 향상시키는 방법을 제공한다.In order to achieve this object, the present invention provides a method of increasing the shielding effect, reducing noise and improving the electrical properties by applying a conductive material to the front surface after wire bonding to form a power supply / ground layer.
본 발명에 따른 반도체 패키지의 전력/접지 특성 향상 방법은, 본드 핑거를 포함하는 배선 패턴이 형성된 인쇄 회로 기판에 칩 패드를 포함하는 집적회로 칩을 부착하는 단계와, 양쪽 끝을 제외한 나머지 부분이 절연 물질로 덮인 코팅 와이어를 이용하여 집적회로 칩의 칩 패드와 인쇄 회로 기판의 본드 핑거를 전기적으로 연결시키는 단계와, 비전도성 물질을 도포하여 코팅 와이어의 노출된 양쪽 끝을 감싸는 단계, 및 전도성 물질을 전면 도포하는 단계를 포함하여 이루어진다.The method for improving power / grounding characteristics of a semiconductor package according to the present invention includes attaching an integrated circuit chip including a chip pad to a printed circuit board on which a wiring pattern including a bond finger is formed, and insulates portions other than both ends thereof. Electrically connecting the chip pad of the integrated circuit chip and the bond finger of the printed circuit board using a coating wire covered with material, applying a non-conductive material to cover both exposed ends of the coating wire, and It comprises the step of applying the entire surface.
특히, 비전도성 물질을 도포하는 단계에서, 칩 패드의 접지 패드와 본드 핑거의 접지 본드 핑거 또는 칩 패드의 전원 패드와 본드 핑거의 전원 본드 핑거에 연결된 코팅 와이어의 노출된 양쪽 끝에는 비전도성 물질을 도포하지 않음으로써, 전도성 물질이 접지 패드 및 접지 본드 핑거 또는 전원 패드 및 전원 본드 핑거와 전기적으로 연결되어 접지층 또는 전원층의 역할을 하는 것이 특징이다.In particular, in the step of applying the non-conductive material, the non-conductive material is applied to both exposed ends of the ground pad of the chip pad and the ground bond finger of the bond finger or the coating wire connected to the power pad of the chip pad and the power bond finger of the bond finger. Otherwise, the conductive material is electrically connected to the ground pad and the ground bond finger or the power pad and the power bond finger to serve as the ground layer or the power layer.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에 있어서 일부 구성요소는 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되거나 또는 생략되었으며, 동일한 구성요소 또는 대응하는 구성요소는 동일한 참조 번호를 사용하였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, some of the components are somewhat exaggerated, schematically illustrated or omitted in order to facilitate a clear understanding of the drawings, and the same components or corresponding components have the same reference numerals.
실시예Example
여기에 설명되는 실시예는 특정 구조를 갖는 반도체 패키지를 대상으로 삼았다. 그러나, 본 발명의 기술적 사상은 여기에 설명되는 패키지 구조에 한정되지 않으며, 와이어 본딩 후 전도성 물질의 전면 도포를 통하여 전력/접지 특성을 개선할 수 있는 모든 유형의 반도체 패키지에 적용될 수 있을 것이다.Embodiments described herein target a semiconductor package having a specific structure. However, the technical idea of the present invention is not limited to the package structure described herein, and may be applied to all types of semiconductor packages capable of improving power / grounding characteristics through front coating of a conductive material after wire bonding.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 구조 및 그 제조 방법을 나타내는 단면도이며, 도 3a 내지 도 3c는 각각 도 2a 내지 도 2c에 대응하는 평면도이다. 즉, 도 2a, 도 2b, 도 2c는 각각 도 3a의 ⅡA-ⅡA선, 도 3b의 ⅡB-ⅡB선, 도 3c의 ⅡC-ⅡC선을 따라 절단한 단면도이다.2A to 2D are cross-sectional views illustrating a structure of a semiconductor package and a method of manufacturing the same according to an embodiment of the present invention, and FIGS. 3A to 3C are plan views corresponding to FIGS. 2A to 2C, respectively. 2A, 2B, and 2C are cross-sectional views taken along the line IIA-IIA of FIG. 3A, line IIB-IIB of FIG. 3B, and line IIC-IIC of FIG. 3C, respectively.
먼저, 도 2a와 도 3a에 도시된 바와 같이, 소정의 배선 패턴(11)이 형성된 인쇄 회로 기판(10)의 한 면에 집적회로 칩(13)을 부착한다. 인쇄 회로 기판(10)의 배선 패턴(11)은 대부분 보호층(12)으로 덮여 있으나, 와이어(20)와 접속될 본드 핑거(11a, bond finger)는 외부로 노출된다.First, as shown in FIGS. 2A and 3A, the integrated circuit chip 13 is attached to one surface of the printed circuit board 10 on which the predetermined wiring pattern 11 is formed. Although the wiring pattern 11 of the printed circuit board 10 is mostly covered with the protective layer 12, the bond fingers 11a to be connected to the wire 20 are exposed to the outside.
칩(13) 부착이 끝나면, 와이어(20)를 이용하여 집적회로 칩(13)의 칩 패드(13a)와 인쇄 회로 기판(10)의 본드 핑거(11a)를 전기적으로 연결시킨다. 이 때 사용되는 와이어(20)는 칩 패드(13a)와 본드 핑거(11a)에 각각 본딩되는 양쪽 끝(20a, 20b)을 제외한 나머지 부분이 모두 절연 물질로 덮인 코팅 와이어(coated wire)이다. 칩 패드(13a)는 신호 패드, 전원 패드, 접지 패드를 포함하며, 각각의 칩 패드(13a)와 와이어 본딩되는 본드 핑거(11a) 역시 신호 배선, 전원 배선, 접지 배선으로 동작한다. 예컨대, 도 3a에서 어둡게 표시된 칩 패드와 본드 핑거는 각각 접지 패드와 접지 본드 핑거를 나타낸다. After the chip 13 is attached, the chip pad 13a of the integrated circuit chip 13 and the bond finger 11a of the printed circuit board 10 are electrically connected using the wire 20. In this case, the wire 20 used is a coated wire in which all of portions except for both ends 20a and 20b bonded to the chip pad 13a and the bond finger 11a are covered with an insulating material. The chip pad 13a includes a signal pad, a power pad, and a ground pad, and the bond fingers 11a wire-bonded with the respective chip pads 13a also operate as signal wires, power wires, and ground wires. For example, the darkened chip pads and bond fingers in FIG. 3A represent ground pads and ground bond fingers, respectively.
이어서, 도 2b와 도 3b에 도시된 바와 같이, 에폭시(epoxy)와 같은 비전도성 물질(22)을 도포하여 코팅 와이어(20)의 노출된 양쪽 끝(20a, 20b)을 감싼다. 그러나, 접지 패드(13a)와 접지 본드 핑거(11a)에는 비전도성 물질(22)을 도포하지 않고 그대로 노출시킨다. 이와 같이 하는 이유는 다음 단계에서 접지 패드와 접지 본드 핑거에 전기적으로 연결되는 접지층을 형성하기 위해서이다. 만약 다음 단계에서 전원층을 형성하고자 한다면, 이 단계에서 전원 패드와 전원 배선으로 동작하는 본드 핑거를 노출시키면 된다.Then, as shown in FIGS. 2B and 3B, a non-conductive material 22 such as epoxy is applied to wrap the exposed both ends 20a and 20b of the coating wire 20. However, the non-conductive material 22 is exposed to the ground pad 13a and the ground bond finger 11a without being applied. The reason for doing so is to form a ground layer that is electrically connected to the ground pad and ground bond finger in the next step. If the power layer is to be formed in the next step, this step is to expose the bond finger that acts as the power pad and power wiring.
이어서, 도 2c와 도 3c에 도시된 바와 같이, 전도성 물질(24)을 전면 도포한다. 따라서, 전도성 물질(24)은 이전 단계에서 노출된 채로 남아 있는 접지 패드 및 접지 본드 핑거와 전기적으로 연결되어 접지층과 같은 역할을 하게 된다. 이와 같이 모든 신호 배선이 접지층으로 둘러싸인 형태가 되면, 차폐 효과가 높아지고 전기적 특성도 향상된다. 이 때, 접지 패드를 제외한 나머지 칩 패드들과 접지 본드 핑거를 제외한 나머지 본드 핑거들은 모두 비전도성 물질(22)로 덮여있고, 와이어도 코팅 와이어(20)가 사용되기 때문에, 전도성 물질(24)과 단락되는 것을 방지할 수 있다. Next, as shown in FIGS. 2C and 3C, the conductive material 24 is applied over the entire surface. Thus, the conductive material 24 is electrically connected to the ground pad and ground bond finger that remain exposed in the previous step to act as a ground layer. As such, when all the signal wires are surrounded by the ground layer, the shielding effect is increased and the electrical characteristics are also improved. At this time, the remaining chip pads except for the ground pad and the remaining bond fingers except for the ground bond finger are all covered with the non-conductive material 22, and since the wire is coated with the coated wire 20, the conductive material 24 and Short circuit can be prevented.
전도성 물질(24)의 도포 방법은 증착(deposition), 스퍼터링(sputtering), 스프레이(spray) 방식 등이 모두 가능하며, 전도성 물질(24)로 인하여 이후 형성되는 몰딩 수지와의 계면 박리가 염려될 경우에는 마스크 등을 이용하여 그물 형태(mesh type)로 전도성 물질(24)을 도포할 수도 있다.The coating method of the conductive material 24 may be any of deposition, sputtering, spray, and the like, and when the conductive material 24 is concerned about interfacial peeling with the molding resin formed thereafter. The conductive material 24 may be applied to the mesh type using a mask or the like.
이어서, 도 2d에 도시된 바와 같이, 인쇄 회로 기판(10)의 상부면에 형성된 구조 전체를 몰딩 수지(15)로 밀봉한 후, 인쇄 회로 기판(10)의 하부면에 볼 단자(16)를 형성하여 패키지의 제조 공정을 완료한다.Subsequently, as shown in FIG. 2D, the entire structure formed on the upper surface of the printed circuit board 10 is sealed with the molding resin 15, and then the ball terminal 16 is attached to the lower surface of the printed circuit board 10. To complete the manufacturing process of the package.
이상 설명한 바와 같이, 본 발명에 따른 반도체 패키지의 전력/접지 특성 향상 방법과 구조는 반도체 패키지의 제조 공정에서 전도성 물질을 도포하여 전원/접지층과 같은 역할을 하도록 함으로써 차폐 효과를 높이고 잡음을 감소시키며 전기적 특성을 향상시킬 수 있다.As described above, the method and structure of the power / grounding characteristics improvement of the semiconductor package according to the present invention increases the shielding effect and reduces the noise by applying a conductive material to act as a power / grounding layer in the manufacturing process of the semiconductor package. Can improve the electrical characteristics.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the present specification and drawings, preferred embodiments of the present invention have been disclosed, and although specific terms have been used, these are merely used in a general sense to easily explain the technical contents of the present invention and to help the understanding of the present invention. It is not intended to limit the scope. It is apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.
도 1a 내지 도 1c는 종래기술에 따른 반도체 패키지의 구조 및 그 제조 방법을 나타내는 단면도이다.1A to 1C are cross-sectional views illustrating a structure of a semiconductor package and a method of manufacturing the same according to the related art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 패키지의 구조 및 그 제조 방법을 나타내는 단면도이다.2A to 2D are cross-sectional views illustrating a structure of a semiconductor package and a method of manufacturing the same according to an embodiment of the present invention.
도 3a 내지 도 3c는 각각 도 2a 내지 도 2c에 대응하는 평면도이다.3A to 3C are plan views corresponding to FIGS. 2A to 2C, respectively.
<도면에 사용된 참조 번호의 설명><Description of Reference Number Used in Drawing>
10: 인쇄 회로 기판 11: 배선 패턴10: printed circuit board 11: wiring pattern
11a: 본드 핑거 12: 보호층11a: bond finger 12: protective layer
13: 집적회로 칩 13a: 칩 패드13: integrated circuit chip 13a: chip pad
14: 와이어 15: 몰딩 수지14: wire 15: molding resin
16: 볼 단자 20: 코팅 와이어16: ball terminal 20: coated wire
22: 비전도성 물질 24: 전도성 물질22: non-conductive material 24: conductive material
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| KR20140145403A (en) * | 2013-06-13 | 2014-12-23 | 엘지이노텍 주식회사 | Light emitting device and lighting system |
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2003
- 2003-10-29 KR KR1020030076008A patent/KR20050041094A/en not_active Application Discontinuation
Cited By (1)
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| KR20140145403A (en) * | 2013-06-13 | 2014-12-23 | 엘지이노텍 주식회사 | Light emitting device and lighting system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |