KR20050035684A

KR20050035684A - Liquid crystal display panel of horizontal electronic field applying type and fabricating method thereof

Info

Publication number: KR20050035684A
Application number: KR1020030071402A
Authority: KR
Inventors: 안병철; 권오남; 남승희
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-10-14
Filing date: 2003-10-14
Publication date: 2005-04-19
Also published as: KR100558717B1

Abstract

본 발명은 마스크 공정 수를 줄일 수 있는 수평 전계 인가형 액정 표시 패널 및 그 제조 방법에 관한 것이다.The present invention relates to a horizontal field application liquid crystal display panel capable of reducing the number of mask processes and a method of manufacturing the same.

본 발명에 따른 수평 전계 인가형 액정 표시 패널은 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터, 상기 박막트랜지스터를 보호하기 위한 보호막, 상기 박막트랜지스터와 접속되며 상기 게이트라인에 포함된 적어도 어느 하나의 금속으로 형성된 화소전극, 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 상기 게이트라인에 포함된 적어도 어느 하나의 금속으로 형성된 공통전극, 상기 게이트라인, 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 갖는 박막트랜지스터 어레이 기판과; 상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 구비하며; 상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 패드에 포함된 투명도전막을 노출시키는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a horizontal field application liquid crystal display panel includes a thin film transistor formed at an intersection of a gate line and a data line, a protective layer for protecting the thin film transistor, and at least one of the thin film transistors connected to the thin film transistor. A pixel electrode formed of a metal and a common electrode formed in parallel with the gate line to form a horizontal electric field with the pixel electrode and formed of at least one metal included in the gate line, the gate line, a data line, and a common electrode A thin film transistor array substrate having pads connected to at least one of the lines and formed of a transparent conductive film; A color filter array substrate opposed to and bonded to the thin film transistor array substrate; The passivation layer may be formed in an area overlapping the color filter array substrate to expose the transparent conductive layer included in the pad.

Description

Horizontal field-applied liquid crystal display panel and its manufacturing method {LIQUID CRYSTAL DISPLAY PANEL OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}

본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device using a horizontal electric field, and more particularly, to a horizontal field application type liquid crystal display device and a method of manufacturing the same, which can reduce the number of mask processes.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal display devices are classified into vertical electric field types and horizontal electric field types according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In the vertical field type liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate are disposed to face each other to drive the liquid crystal of TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. Such a vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.

수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다. In a horizontal field type liquid crystal display, a liquid crystal in an in-plane switch (hereinafter referred to as IPS) mode is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. The horizontal field type liquid crystal display device has an advantage that a viewing angle is about 160 degrees. Hereinafter, the horizontal field type liquid crystal display device will be described in detail.

수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 어레이 기판) 및 칼러 필터 어레이 기판(상부 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.The horizontal field type liquid crystal display device includes a thin film transistor array substrate (lower array substrate) and a color filter array substrate (upper array substrate) bonded to each other, a spacer for maintaining a constant cell gap between the two substrates, and a spacer provided by the spacer. A liquid crystal filled in the liquid crystal space is provided.

박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.The thin film transistor array substrate is composed of a plurality of signal lines and thin film transistors for forming a horizontal electric field in pixels, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.

이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다. In such a liquid crystal display device, the thin film transistor array substrate includes a semiconductor process and requires a plurality of mask processes, and thus, the manufacturing process is complicated, which is an important cause of an increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor array substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a thin film deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, and an inspection process. Accordingly, in recent years, a four-mask process that reduces one mask process has emerged in the five-mask process, which is a standard mask process of a thin film transistor array substrate.

도 1은 종래의 4마스크 공정을 이용한 수평 전계형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.FIG. 1 is a plan view illustrating a thin film transistor array substrate of a horizontal field type liquid crystal display using a conventional four mask process, and FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line “II-II ′” in FIG. 1. .

도 1 및 도 2를 참조하면, 종래 수평 전계형 액정표시장치의 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(22) 및 공통 전극(84)과, 공통 전극(84)과 접속된 공통 라인(86)을 구비한다. 또한, 종래 박막 트랜지스터 어레이 기판은 화소 전극(22)과 공통 라인(86)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)와, 공통 라인(86)과 접속된 공통 패드(80)를 추가로 구비한다.1 and 2, a thin film transistor array substrate of a conventional horizontal field type liquid crystal display device includes a gate line 2 and a data line 4 intersecting on a lower substrate 1, and a thin film formed at each intersection thereof. A transistor 30, a pixel electrode 22 and a common electrode 84 formed to form a horizontal electric field in a pixel region provided in a crossing structure thereof, and a common line 86 connected to the common electrode 84 are provided. In addition, the conventional thin film transistor array substrate includes a storage capacitor 40 formed at an overlapping portion of the pixel electrode 22 and the common line 86, a gate pad 50 connected to the gate line 2, and a data line 4. ) And a common pad 80 connected to the common line 86.

게이트라인(2)은 박막트랜지스터(30)의 게이트전극(6)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(30)의 드레인전극(10)을 통해 화소전극(22)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역을 정의한다.The gate line 2 supplies a gate signal to the gate electrode 6 of the thin film transistor 30. The data line 4 supplies the pixel signal to the pixel electrode 22 through the drain electrode 10 of the thin film transistor 30. The gate line 2 and the data line 4 are formed in an intersecting structure to define the pixel area.

공통라인(86)은 화소영역을 사이에 두고 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(84)에 공급한다.The common line 86 is formed in parallel with the gate line 2 with the pixel region therebetween, and supplies a reference voltage for driving the liquid crystal to the common electrode 84.

박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.The thin film transistor 30 keeps the pixel signal of the data line 4 charged and held in the pixel electrode 22 in response to the gate signal of the gate line 2. To this end, the thin film transistor 30 includes a gate electrode 6 connected to the gate line 2, a source electrode 8 connected to the data line 4, and a drain electrode connected to the pixel electrode 22. 10). In addition, the thin film transistor 30 further includes an active layer 14 which overlaps with the gate electrode 6 and the gate insulating layer 12 therebetween to form a channel between the source electrode 8 and the drain electrode 10. . The active layer 14 is formed to overlap the data line 4, the data pad lower electrode 62, and the storage electrode 28. On the active layer 14, an ohmic contact layer 16 for ohmic contact with the data line 4, the source electrode 8, the drain electrode 10, the data pad lower electrode 62, and the storage electrode 28 is further included. Is formed.

화소 전극(22)은 보호막(18)을 관통하는 제1 접촉홀(32)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(22)은 드레인 전극(10)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(22a)와, 공통 라인(86)과 중첩되게 형성된 제2 수평부(22b)와, 제1 및 제2 수평부(22a, 22b) 사이에 공통전극(84)과 나란하게 형성된 핑거부(22c)를 구비한다. The pixel electrode 22 is connected to the drain electrode 10 of the thin film transistor 30 through the first contact hole 32 penetrating the passivation layer 18 and is formed in the pixel region. In particular, the pixel electrode 22 is connected to the drain electrode 10 and is formed in parallel with the adjacent gate line 2, and the second horizontal portion 22b formed to overlap the common line 86. ) And a finger portion 22c formed parallel to the common electrode 84 between the first and second horizontal portions 22a and 22b.

공통 전극(84)은 공통 라인(86)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(84)은 화소 영역에서 화소 전극(22)의 핑거부(22c)와 나란하게 형성된다.The common electrode 84 is connected to the common line 86 to be formed in the pixel region. In particular, the common electrode 84 is formed parallel to the finger portion 22c of the pixel electrode 22 in the pixel region.

이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 라인(86)을 통해 기준 전압이 공급된 공통 전극(84) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(22)의 핑거부(22c)와 공통 전극(84) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.Accordingly, a horizontal electric field is formed between the pixel electrode 22 supplied with the pixel signal through the thin film transistor 30 and the common electrode 84 supplied with the reference voltage through the common line 86. In particular, a horizontal electric field is formed between the finger portion 22c of the pixel electrode 22 and the common electrode 84. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed, thereby realizing an image.

스토리지 캐패시터(40)는 공통 라인(86)과, 그 공통 라인(86)과 게이트 절연막(12), 활성층(14), 그리고 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지전극(28)과, 그 스토리지전극(28)과 보호막(18)을 관통하는 제2 접촉홀(26)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 40 includes a common line 86, a storage electrode 28 overlapping the common line 86, a gate insulating layer 12, an active layer 14, and an ohmic contact layer 16. And the pixel electrode 22 connected through the storage electrode 28 and the second contact hole 26 penetrating through the passivation layer 18. The storage capacitor 40 allows the pixel signal charged in the pixel electrode 22 to remain stable until the next pixel signal is charged.

게이트 라인(2)은 게이트 패드(50)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(50)는 게이트 라인(2)으로부터 신장된 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 접촉홀(54)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(58)으로 구성된다.The gate line 2 is connected to a gate driver (not shown) through the gate pad 50. The gate pad 50 includes a gate pad lower electrode 52 extending from the gate line 2 and a third contact hole 54 passing through the gate insulating layer 12 and the passivation layer 18. 52 and a gate pad upper electrode 58 connected thereto.

데이터 라인(4)은 데이터 패드(60)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 접촉홀(64)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(68)으로 구성된다.The data line 4 is connected to a data driver (not shown) through the data pad 60. The data pad 60 is connected to the data pad lower electrode 62 through the data pad lower electrode 62 extending from the data line 4 and the fourth contact hole 64 passing through the passivation layer 18. Pad upper electrode 68.

공통 라인(86)은 공통 패드(80)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(80)는 공통 라인(86)으로부터 연장되는 공통 패드 하부 전극(82)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제5 접촉홀(74)을 통해 공통 패드 하부 전극(82)과 접속된 공통 패드 상부 전극(88)으로 구성된다.The common line 86 receives a reference voltage from an external reference voltage source (not shown) through the common pad 80. The common pad 80 includes a common pad lower electrode 82 extending from the common line 86 and a fifth contact hole 74 passing through the gate insulating layer 12 and the passivation layer 18. And a common pad upper electrode 88 connected to 82.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.A method of manufacturing a thin film transistor array substrate having such a configuration will be described with reference to FIGS. 3A to 3D in detail using a four mask process.

도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6), 게이트 패드 하부 전극(52), 공통 라인(86), 공통 전극(84) 및 공통 패드 하부 전극(82)을 포함하는 제1 도전 패턴군이 형성된다.Referring to FIG. 3A, the gate line 2, the gate electrode 6, the gate pad lower electrode 52, the common line 86, and the common electrode 84 are formed on the lower substrate 1 using the first mask process. ) And a first conductive pattern group including the common pad lower electrode 82 is formed.

이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6), 게이트 패드 하부 전극(52), 공통 라인(86), 공통 전극(84) 및 공통 패드 하부 전극(82)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.In detail, the gate metal layer is formed on the lower substrate 1 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form a gate line 2, a gate electrode 6, a gate pad lower electrode 52, a common line 86, and a common electrode 84. ) And a first conductive pattern group including the common pad lower electrode 82 is formed. Here, an aluminum metal or the like is used as the gate metal layer.

도 3b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 형성된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지전극(28)을 포함하는 제2 도전 패턴군이 형성된다.Referring to FIG. 3B, a gate insulating layer 12 is formed on the lower substrate 1 on which the first conductive pattern group is formed. A semiconductor pattern including an active layer 14 and an ohmic contact layer 16 on the gate insulating layer 12 using a second mask process; A second conductive pattern group including the data line 4, the source electrode 8, the drain electrode 10, the data pad lower electrode 62, and the storage electrode 28 is formed.

이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(12), 제1 및 제2 반도체층, 그리고 데이터 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(12)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 데이터 금속층으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.In detail, the gate insulating layer 12, the first and second semiconductor layers, and the data metal layer are sequentially formed on the lower substrate 1 on which the first conductive pattern group is formed through a deposition method such as PECVD or sputtering. . Here, as the material of the gate insulating film 12, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. As the first semiconductor layer, amorphous silicon that is not doped with impurities is used, and for the second semiconductor layer, amorphous silicon that is doped with N-type or P-type impurities is used. Molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy) and the like are used as the data metal layer.

이어서, 데이터 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 영역부의 포토레지스트 패턴 보다 낮은 높이를 갖게 한다.Subsequently, a photoresist pattern is formed on the data metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than the photoresist pattern of the other region portion.

채널부의 높이가 다른 포토레지스트 패턴을 이용한 습식 식각 공정으로 데이터 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10), 스토리지전극(28)을 포함하는 데이터패턴이 형성된다. 그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 오믹 접촉층(14)과 활성층(16)이 형성된다.The data metal layer is patterned by a wet etching process using a photoresist pattern having a different height of the channel part, so that the data line 4, the source electrode 8, the drain electrode 10 integrated with the source electrode 8, and the storage electrode 28 are formed. Is formed. Next, the ohmic contact layer 14 and the active layer 16 are formed by simultaneously patterning the first and second semiconductor layers by a dry etching process using the same photoresist pattern.

그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 일체화된 소스전극(8) 및 드레인전극(10)과 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다.After the photoresist pattern having a relatively low height is removed from the channel portion by an ashing process, the source electrode 8, the drain electrode 10, and the ohmic contact layer 16 integrated with the channel portion are removed by a dry etching process. Is etched. Accordingly, the active layer 14 of the channel portion is exposed to separate the source electrode 8 and the drain electrode 10.

이어서, 스트립 공정으로 제2 도전패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the second conductive pattern group is removed by a stripping process.

도 3c를 참조하면, 제2 도전패턴군이 형성된 게이트 절연막(12) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 접촉홀(32,26,54,64,74)을 포함하는 보호막(18)이 형성된다.Referring to FIG. 3C, a passivation layer including first to fifth contact holes 32, 26, 54, 64, and 74 may be formed on the gate insulating layer 12 on which the second conductive pattern group is formed by using a third mask process. 18) is formed.

상세히 하면, 데이터패턴이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 접촉홀들(32,26,54,64,74)이 형성된다. 제1 접촉홀(32)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제2 접촉홀(26)은 보호막(18)을 관통하여 스토리지전극(28)을 노출시킨다. 제3 접촉홀(54)은 보호막(18) 및 게이트 절연막(12)을 관통하여 게이트 패드 하부 전극(52)을 노출시키고, 제4 접촉홀(64)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시키고, 제5 접촉홀(74)은 보호막(18) 및 게이트 절연막(12)을 관통하여 공통 패드 하부 전극(82)을 노출시킨다. In detail, the protective film 18 is entirely formed on the gate insulating film 12 on which the data pattern is formed by a deposition method such as PECVD. Subsequently, the passivation layer 18 is patterned by a photolithography process and an etching process using a third mask to form first to fifth contact holes 32, 26, 54, 64, and 74. The first contact hole 32 penetrates the passivation layer 18 to expose the drain electrode 10, and the second contact hole 26 penetrates the passivation layer 18 to expose the storage electrode 28. The third contact hole 54 penetrates the passivation layer 18 and the gate insulating layer 12 to expose the gate pad lower electrode 52, and the fourth contact hole 64 penetrates the passivation layer 18 to lower the data pad. The electrode 62 is exposed, and the fifth contact hole 74 passes through the passivation layer 18 and the gate insulating layer 12 to expose the common pad lower electrode 82.

보호막(18)의 재료로는 게이트 절연막(12)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.As the material of the protective film 18, an inorganic insulating material such as the gate insulating film 12 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(58), 데이터 패드 상부 전극(68), 공통 패드 상부 전극(88)을 포함하는 제3 도전 패턴군이 형성된다.Referring to FIG. 3D, a pixel electrode 22, a gate pad upper electrode 58, a data pad upper electrode 68, and a common pad upper electrode 88 are included on the passivation layer 18 using a fourth mask process. A third conductive pattern group is formed.

이를 상세히 설명하면, 보호막(18) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(22), 게이트 패드 상부 전극(58), 데이터 패드 상부 전극(68), 공통 패드 상부 전극(88)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(22)은 제1 접촉홀(32)을 통해 드레인 전극(10)과 전기적으로 접속되고, 제2 접촉홀(26)을 통해 스토리지 전극(28)과 전기적으로 접속된다. 게이트 패드 상부 전극(58)는 제3 접촉홀(54)을 통해 게이트 패드 하부 전극(52)과 전기적으로 접속된다. 데이터 패드 상부 전극(68)은 제4 접촉홀(64)을 통해 데이터 하부 전극(62)과 전기적으로 접속된다. 공통 패드 상부 전극(88)은 제5 접촉홀(74)을 통해 공통 패드 하부 전극(82)과 전기적으로 접속된다.In detail, the transparent conductive film is coated on the protective film 18 by a deposition method such as sputtering. Subsequently, the transparent conductive layer is etched through the photolithography process and the etching process using the fourth mask, thereby the pixel electrode 22, the gate pad upper electrode 58, the data pad upper electrode 68, and the common pad upper electrode 88. A third conductive pattern group including a is formed. The pixel electrode 22 is electrically connected to the drain electrode 10 through the first contact hole 32 and electrically connected to the storage electrode 28 through the second contact hole 26. The gate pad upper electrode 58 is electrically connected to the gate pad lower electrode 52 through the third contact hole 54. The data pad upper electrode 68 is electrically connected to the data lower electrode 62 through the fourth contact hole 64. The common pad upper electrode 88 is electrically connected to the common pad lower electrode 82 through the fifth contact hole 74.

여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다.Here, the material of the transparent conductive film may be indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO) or indium tin zinc oxide (ITZO). ) And the like are used.

이와 같이, 종래의 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.As described above, the conventional horizontal field-applied thin film transistor array substrate and the manufacturing method thereof employ a four mask process, thereby reducing the number of manufacturing steps and reducing the manufacturing cost in proportion to the five mask process. However, since the four mask process is still complicated and the manufacturing cost is limited, there is a need for a method of further reducing the manufacturing cost by simplifying the manufacturing process.

따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 수평 전계형 액정 표시 패널 및 그 제조 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a horizontal field type liquid crystal display panel and a method of manufacturing the same, which can reduce the number of mask processes.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 패널은 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터, 상기 박막트랜지스터를 보호하기 위한 보호막, 상기 박막트랜지스터와 접속되며 상기 게이트라인에 포함된 적어도 어느 하나의 금속으로 형성된 화소전극, 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 상기 게이트라인에 포함된 적어도 어느 하나의 금속으로 형성된 공통전극, 상기 게이트라인, 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 갖는 박막트랜지스터 어레이 기판과; 상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 구비하며; 상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 패드에 포함된 투명도전막을 노출시키는 것을 특징으로 한다.In order to achieve the above object, a horizontal field application type liquid crystal display panel according to an exemplary embodiment of the present invention is connected to a thin film transistor formed at an intersection of a gate line and a data line, a protective film for protecting the thin film transistor, and the thin film transistor. A pixel electrode formed of at least one metal included in the gate line, and connected to a common line formed in parallel with the gate line to form a horizontal electric field with the pixel electrode, and formed of at least one metal included in the gate line A thin film transistor array substrate having a pad connected to at least one of an electrode, the gate line, a data line, and a common line and formed of a transparent conductive film; A color filter array substrate opposed to and bonded to the thin film transistor array substrate; The passivation layer may be formed in an area overlapping the color filter array substrate to expose the transparent conductive layer included in the pad.

상기 목적을 달성하기 위하여, 본 발명에 따른 수평 전계 인가형 액정표시패널의 제조방법은 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터, 상기 박막트랜지스터를 보호하기 위한 보호막, 상기 박막트랜지스터와 접속되며 상기 게이트라인에 포함된 적어도 어느 하나의 금속으로 형성된 화소전극, 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 상기 게이트라인에 포함된 적어도 어느 하나의 금속으로 형성된 공통전극, 상기 게이트라인, 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 갖는 박막트랜지스터 어레이 기판을 마련하는 단계와; 상기 박막트랜지스터 어레이 기판과 대향하는 컬러필터 어레이 기판을 마련하는 단계와; 상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 상기 패드가 노출되도록 합착하는 단계와; 상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 상기 패드의 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a horizontal field application type liquid crystal display panel according to the present invention is a thin film transistor formed at the intersection of the gate line and the data line, a protective film for protecting the thin film transistor, the thin film transistor is connected to the A pixel electrode formed of at least one metal included in the gate line, and connected to a common line formed in parallel with the gate line to form a horizontal electric field with the pixel electrode, and formed of at least one metal included in the gate line Providing a thin film transistor array substrate having pads connected to at least one of an electrode, the gate line, a data line, and a common line and formed of a transparent conductive film; Providing a color filter array substrate facing the thin film transistor array substrate; Bonding the thin film transistor array substrate and the color filter array substrate to expose the pads; And removing the passivation layer using the color filter array substrate as a mask to expose the transparent conductive layer of the pad.

상기 목적을 달성하기 위하여, 본 발명에 따른 수평 전계 인가형 액정표시패널의 제조방법은 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통패드 및 데이터패드를 포함하는 게이트패턴과 화소전극 및 공통전극을 형성하는 단계와; 상기 게이트패턴들과 화소전극 및 공통전극이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성함과 아울러 상기 데이터패드, 게이트패드 및 공통패드에 포함된 투명도전막을 노출시키는 단계와; 상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 보호막을 형성하는 단계와; 상기 게이트패드, 데이터패드 및 공통패드를 포함하는 패드영역을 제외한 나머지 영역의 보호막 상에 배향막을 형성하는 단계와; 상기 배향막을 마스크로 상기 패드영역을 덮도록 형성된 보호막을 제거하여 상기 패드영역에 포함된 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method for manufacturing a horizontal field applied liquid crystal display panel according to the present invention includes a gate line, a gate electrode, a gate pad, a common line, a common pad, and a data pad including a transparent conductive film on a substrate. Forming a gate pattern, a pixel electrode, and a common electrode; Forming a semiconductor pattern and a gate insulating pattern on a substrate on which the gate patterns, the pixel electrode, and the common electrode are formed; Forming a data pattern including a data line, a source electrode, and a drain electrode on the substrate on which the semiconductor pattern and the gate insulating pattern are formed, and exposing a transparent conductive film included in the data pad, the gate pad, and the common pad; Forming a protective film on the entire surface of the substrate to protect the thin film transistor; Forming an alignment layer on the passivation layer except for the pad region including the gate pad, the data pad, and the common pad; And removing the protective layer formed to cover the pad region using the alignment layer as a mask to expose the transparent conductive layer included in the pad region.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 17을 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 17.

도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정표시장치의 박막트랜지스터 어레이기판을 나타내는 평면도이며, 도 5는 도 4에서 선"Ⅴ1-Ⅴ1'", "Ⅴ2-Ⅴ2'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 4 is a plan view illustrating a thin film transistor array substrate of a horizontal field applied liquid crystal display device according to a first embodiment of the present invention, and FIG. 5 is a line "V1-V1 '" and "V2-V2'" in FIG. It is sectional drawing which shows the thin film transistor array board | substrate cut along.

도 4 및 도 5에 도시된 액정표시패널의 박막트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(122) 및 공통 전극(184)과, 공통 전극(184)과 접속된 공통 라인(186)을 구비한다. 또한, 박막트랜지스터 어레이 기판은 스토리지 전극(128)과 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(186)에서 연장된 공통 패드(180)를 추가로 구비한다.The thin film transistor array substrate of the liquid crystal display panel shown in FIGS. 4 and 5 includes a gate line 102 and a data line 104 formed on the lower substrate 101 to cross each other with a gate insulating pattern 112 interposed therebetween. The thin film transistor 130 formed at each crossing portion, the pixel electrode 122 and the common electrode 184 formed to form a horizontal electric field in the pixel region provided with the crossing structure, and the common line 186 connected to the common electrode 184. ). In addition, the thin film transistor array substrate includes a storage capacitor 140 formed at an overlapping portion of the storage electrode 128 and the gate line 102, the gate pad 150 extending from the gate line 102, and the data line 104. And a common pad 180 extending from the common line 186.

게이트 신호를 공급하는 게이트 라인(102)과 화소 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.The gate line 102 for supplying the gate signal and the data line 104 for supplying the pixel signal are formed in an intersecting structure to define the pixel area.

액정 구동을 위한 기준 전압을 공급하는 공통 라인(186)은 게이트 라인(102)과 나란하게 형성된다.The common line 186 supplying a reference voltage for driving the liquid crystal is formed in parallel with the gate line 102.

박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)과 접속된 드레인 전극(110)을 구비한다. The thin film transistor 130 keeps the pixel signal of the data line 104 charged and maintained in the pixel electrode 122 in response to the gate signal of the gate line 102. To this end, the thin film transistor 130 may include a gate electrode 106 connected to the gate line 102, a source electrode 108 connected to the data line 104, and a drain electrode connected to the pixel electrode 122. 110).

또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110)을 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 그리고, 활성층(114)은 스토리지 전극(128)과도 중첩되게 형성된다. 이러한 활성층(114) 위에는 드레인 전극(110) 및 스토리지 전극(128)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.In addition, the thin film transistor 130 further includes an active layer 114 that forms a channel between the source electrode 108 and the drain electrode 110 while overlapping the gate electrode 106 and the gate insulating pattern 112 therebetween. Equipped. In addition, the active layer 114 is formed to overlap the storage electrode 128. An ohmic contact layer 116 for ohmic contact with the drain electrode 110 and the storage electrode 128 is further formed on the active layer 114.

화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110) 및 스토리지전극(128)과 접촉홀(132)을 통해 접속되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 드레인 전극(110)에서 인접한 게이트 라인(102)과 나란하게 연장된 수평부(122a)와, 수평부(122a)에서 수직 방향으로 신장된 핑거부(122b)를 구비한다. 이러한 화소전극(122)은 투명도전막(170), 그 투명도전막(170) 상에 형성된 게이트금속막(172)으로 형성된다. 여기서, 접촉홀(132)은 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)을 관통하여 화소전극(122)을 노출시킨다.The pixel electrode 122 is connected to the drain electrode 110 and the storage electrode 128 of the thin film transistor 130 through the contact hole 132 and is formed in the pixel area. In particular, the pixel electrode 122 includes a horizontal portion 122a extending in parallel with the gate line 102 adjacent to the drain electrode 110 and a finger portion 122b extending in the vertical direction from the horizontal portion 122a. do. The pixel electrode 122 is formed of a transparent conductive film 170 and a gate metal film 172 formed on the transparent conductive film 170. The contact hole 132 passes through the gate insulating pattern 112, the active layer 114, and the ohmic contact layer 116 to expose the pixel electrode 122.

공통 전극(184)은 공통 라인(186)과 접속되어 화소 영역에 형성된다. 이러한 공통전극(184) 및 공통라인(186)은 화소전극(122)과 동일하게 투명도전막(170), 그 투명도전막(170) 상에 형성된 게이트금속막(172)으로 형성된다.The common electrode 184 is connected to the common line 186 and is formed in the pixel area. The common electrode 184 and the common line 186 are formed of the transparent conductive film 170 and the gate metal film 172 formed on the transparent conductive film 170 in the same manner as the pixel electrode 122.

이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(186)을 통해 기준 전압이 공급된 공통 전극(184) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(122)의 화소 핑거부(122b)와 공통 전극(184) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.Accordingly, a horizontal electric field is formed between the pixel electrode 122 supplied with the pixel signal through the thin film transistor 130 and the common electrode 184 supplied with the reference voltage through the common line 186. In particular, a horizontal electric field is formed between the pixel finger portion 122b of the pixel electrode 122 and the common electrode 184. The horizontal electric field causes the liquid crystal molecules arranged in the horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. The light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.

스토리지 캐패시터(140)는 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연패턴(112), 활성층(114), 그리고 오믹 접촉층(116)을 사이에 두고 중첩되고 드레인전극(108)과 일체화된 스토리지 전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호에 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 140 overlaps the gate line 102 with the gate line 102, the gate insulating pattern 112, the active layer 114, and the ohmic contact layer 116 interposed therebetween, and the drain electrode 108. And a storage electrode 128 integrated therewith. The storage capacitor 140 keeps the pixel signal charged in the pixel electrode 122 stable until the next pixel signal is charged.

게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트링크(152)를 통해 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)과 접속된 게이트링크(152)로부터 신장된 투명도전막(170)이 적어도 일부 노출된 구조로 형성된다.The gate pad 150 is connected to a gate driver (not shown) to supply a gate signal generated by the gate driver to the gate line 102 through the gate link 152. The gate pad 150 has a structure in which at least a portion of the transparent conductive layer 170 extended from the gate link 152 connected to the gate line 102 is exposed.

데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터링크(168)를 통해 데이터라인(104)에 공급한다. 이러한 데이터패드(160)는 데이터라인(104)과 접속된 데이터링크(168)로부터 신장된 투명도전막(170)이 적어도 일부 노출된 구조로 형성된다. 여기서, 데이터링크(168)는 투명도전막(170)과 그 투명도전막(170) 상에 형성된 게이트금속층(172)으로 이루어진 데이터링크하부전극(162)과; 데이터링크하부전극(162) 및 데이터라인(104)과 접속된 데이터링크상부전극(166)으로 이루어진다. The data pad 160 is connected to a data driver (not shown) to supply a data signal generated by the data driver to the data line 104 through the data link 168. The data pad 160 has a structure in which at least a portion of the transparent conductive film 170 extended from the data link 168 connected to the data line 104 is exposed. Here, the data link 168 includes a data link lower electrode 162 made of a transparent conductive film 170 and a gate metal layer 172 formed on the transparent conductive film 170; And a data link upper electrode 166 connected to the data link lower electrode 162 and the data line 104.

공통패드(180)는 외부의 기준 전압원(미도시)으로부터 생성된 기준 전압을 공통링크(182)를 통해 공통라인(186)에 공급한다. 이러한 공통 패드(180)는 공통라인(186)과 접속된 공통링크(182)로부터 신장된 투명도전막(170)이 적어도 일부 노출된 구조로 형성된다.The common pad 180 supplies a reference voltage generated from an external reference voltage source (not shown) to the common line 186 through the common link 182. The common pad 180 has a structure in which at least a portion of the transparent conductive film 170 extending from the common link 182 connected to the common line 186 is exposed.

한편, 화소전극(122), 게이트전극(106), 게이트라인(102), 게이트링크(152), 데이터링크하부전극(162), 공통전극(184), 공통라인(186) 및 공통링크(182)는 투명도전막(170), 그 투명도전막(170)과 중첩되게 형성되는 게이트금속층(172)으로 형성된다. 또한, 게이트패드(150), 데이터패드(160) 및 공통패드(180)은 게이트금속층(172)이 적어도 일부 제거된 투명도전막(170)으로 형성된다.The pixel electrode 122, the gate electrode 106, the gate line 102, the gate link 152, the data link lower electrode 162, the common electrode 184, the common line 186, and the common link 182. ) Is formed of the transparent conductive film 170 and the gate metal layer 172 formed to overlap the transparent conductive film 170. In addition, the gate pad 150, the data pad 160, and the common pad 180 may be formed of the transparent conductive film 170 from which the gate metal layer 172 is at least partially removed.

이와 같이, 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판은 게이트패드(150), 데이터패드(160) 및 공통패드(180)는 내식성이 강한 투명도전막(170)이 노출되도록 형성되므로 부식에 대한 신뢰성을 확보할 수 있다.As described above, in the thin film transistor array substrate according to the first embodiment of the present invention, the gate pad 150, the data pad 160, and the common pad 180 are formed to expose the transparent conductive film 170 having high corrosion resistance. Reliability can be secured.

도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 6a 및 도 6b를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 공통전극(184), 공통라인(186), 공통링크(182) 및 공통패드(180)를 포함하는 게이트패턴이 형성된다. 6A and 6B, a pixel electrode 122 is formed on the lower substrate 101 by a first mask process; Two-layered gate line 102, gate electrode 106, gate link 152, gate pad 150, data pad 160, data link lower electrode 162, common electrode 184, common line 186, a gate pattern including the common link 182 and the common pad 180 is formed.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 인듐 틴 옥사이드(ITO), 틴 옥사이드(TO), 인듐 틴 징크 옥사이드(ITZO), 인듐 징크 옥사이드(IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 공통전극(184), 공통라인(186), 공통링크(182) 및 공통패드(180)를 포함하는 게이트패턴과; 게이트금속막(172)을 포함하는 화소전극(122)이 형성된다.To this end, the transparent conductive film 170 and the gate metal film 172 are sequentially formed on the lower substrate 101 through a deposition method such as sputtering. The transparent conductive film 170 may be formed of a transparent conductive material such as indium tin oxide (ITO), tin oxide (TO), indium tin zinc oxide (ITZO), indium zinc oxide (IZO), and the like. Metals such as aluminum (Al) -based metals including silver aluminum / nedium (AlNd), molybdenum (Mo), copper (Cu), chromium (Cr), tantalum (Ta), titanium (Ti) and the like are used. Subsequently, the transparent conductive film 170 and the gate metal layer 172 are patterned by a photolithography process and an etching process using a first mask to form a gate line 102, a gate electrode 106, and a gate link 152 having a two-layer structure. And a gate pattern including a gate pad 150, a data pad 160, a data link lower electrode 162, a common electrode 184, a common line 186, a common link 182, and a common pad 180. ; The pixel electrode 122 including the gate metal film 172 is formed.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 7a 및 도 7b를 참조하면, 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 여기서, 게이트절연패턴(112)과 반도체패턴(114,116)은 게이트패드(150), 데이터패드(160) 및 공통패드(180) 및 화소전극(122)이 노출되도록 형성된다. 이러한 제2 마스크공정을 도 8a 내지 도 8c를 결부하여 상세히 설명하기로 한다.7A and 7B, a gate insulating pattern 112 is formed on a lower substrate 101 on which a gate pattern is formed by a second mask process; A semiconductor pattern including the active layer 114 and the ohmic contact layer 116 is formed. The gate insulating pattern 112 and the semiconductor patterns 114 and 116 are formed to expose the gate pad 150, the data pad 160, the common pad 180, and the pixel electrode 122. This second mask process will be described in detail with reference to FIGS. 8A to 8C.

먼저, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 8a에 도시된 바와 같이 게이트 절연막(111)과 제1 및 제2 반도체층(113,115)이 순차적으로 형성된다. 여기서, 게이트 절연막(111)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(113)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(115)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. First, as illustrated in FIG. 8A, the gate insulating layer 111 and the first and second semiconductor layers 113 and 115 are sequentially formed on the lower substrate 101 on which the gate pattern is formed through a deposition method such as PECVD or sputtering. . Here, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used as the material of the gate insulating layer 111, and the amorphous silicon without doping impurities is used for the first semiconductor layer 113. As the second semiconductor layer 115, amorphous silicon doped with N-type or P-type impurities is used.

이어서, 제2 반도체층(115) 상에 포토레지스트막(306)이 전면 형성된 다음 하부기판(101) 상부에 제2 마스크(300)가 정렬된다. 제2 마스크(300)는 투명한 재질인 마스크기판(302)과, 마스크기판(302)의 차단영역(S2)에 형성된 차단부(304)를 구비한다. 여기서, 마스크 기판(302)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(300)를 이용한 포토레지스트막을 노광 및 현상함으로써 도 8b에 도시된 바와 같이 제1 마스크(300)의 차단부(304)와 대응하여 차단 영역(S2)에 포토레지스트 패턴(308)이 형성된다. 이러한 포토레지스트 패턴(308)을 이용한 식각 공정으로 제1 및 제2 반도체패턴(113,115)과 게이트절연막(111)이 패터닝됨으로써 도 8c에 도시된 바와 같이 접촉홀(132)을 갖는 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 이 때, 게이트절연패턴(112)과 반도체패턴(114,116)은 게이트패드(150), 데이터패드(160), 공통패드(180)이 노출되도록 형성된다. 또한, 게이트절연패턴(112)과 반도체패턴(114,116)을 관통하는 접촉홀(132)은 화소전극(122)을 일부 노출시킨다.Subsequently, the photoresist film 306 is entirely formed on the second semiconductor layer 115, and then the second mask 300 is aligned on the lower substrate 101. The second mask 300 includes a mask substrate 302 made of a transparent material and a blocking portion 304 formed in the blocking region S2 of the mask substrate 302. Here, the area where the mask substrate 302 is exposed becomes the exposure area S1. By exposing and developing the photoresist film using the second mask 300, the photoresist pattern 308 is formed in the blocking region S2 corresponding to the blocking portion 304 of the first mask 300 as shown in FIG. 8B. Is formed. As the first and second semiconductor patterns 113 and 115 and the gate insulating layer 111 are patterned by an etching process using the photoresist pattern 308, the gate insulating pattern 112 having the contact holes 132 as shown in FIG. 8C. )and; A semiconductor pattern including the active layer 114 and the ohmic contact layer 116 is formed. In this case, the gate insulating pattern 112 and the semiconductor patterns 114 and 116 are formed to expose the gate pad 150, the data pad 160, and the common pad 180. In addition, the contact hole 132 penetrating through the gate insulating pattern 112 and the semiconductor patterns 114 and 116 exposes the pixel electrode 122 partially.

도 9a 및 도 9b를 참조하면, 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴(114,116)이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128), 데이터링크상부전극(166)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패드(160), 게이트패드(150) 및 공통패드(180)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다. 이러한 제3 마스크공정을 도 10a 내지 도 10e를 참조하여 상세히 하면 다음과 같다.9A and 9B, a data line 104, a source electrode 108, and a drain electrode are formed on a lower substrate 101 on which a gate insulating pattern 112 and semiconductor patterns 114 and 116 are formed in a third mask process. A data pattern including a storage electrode 128 and a data link upper electrode 166 is formed. The gate metal layer 172 included in the data pad 160, the gate pad 150, and the common pad 180 is removed to expose the transparent conductive layer 170. The third mask process will be described in detail with reference to FIGS. 10A to 10E as follows.

도 10a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(378)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. As shown in FIG. 10A, the data metal layer 109 and the photoresist film 378 are sequentially formed on the lower substrate 101 on which the semiconductor pattern is formed by a deposition method such as sputtering. Here, the data metal layer 109 is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

그런 다음, 부분 노광 마스크인 제3 마스크(370)가 하부기판(101) 상부에 정렬된다. 제3 마스크(370)는 투명한 재질인 마스크 기판(372)과, 마스크 기판(372)의 차단 영역(S2)에 형성된 차단부(374)와, 마스크 기판(372)의 부분 노광 영역(S3)에 형성된 회절 노광부(376)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(372)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(370)를 이용한 포토레지스트막(378)을 노광한 후 현상함으로써 도 10b에 도시된 바와 같이 제3 마스크(370)의 차단부(374)와 회절 노광부(376)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(360)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(360)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(360)보다 낮은 제2 높이를 갖게 된다.Then, the third mask 370, which is a partial exposure mask, is aligned on the lower substrate 101. The third mask 370 may include a mask substrate 372 of a transparent material, a blocking portion 374 formed in the blocking region S2 of the mask substrate 372, and a partial exposure region S3 of the mask substrate 372. The formed diffraction exposure part 376 (or semi-transmissive part) is provided. Here, the region where the mask substrate 372 is exposed becomes the exposure region S1. The photoresist film 378 using the third mask 370 is exposed and developed to correspond to the blocking portion 374 and the diffraction exposure portion 376 of the third mask 370 as illustrated in FIG. 10B. A photoresist pattern 360 having a step is formed in the blocking region S2 and the partial exposure region S3. That is, the photoresist pattern 360 formed in the partial exposure region S3 has a second height lower than the photoresist pattern 360 having the first height formed in the blocking region S2.

이러한 포토레지스트 패턴(360)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108)과 드레인 전극(110), 데이터 라인(104)과 다른 일측에 접속된 데이터 링크 상부전극(166)을 포함하는 데이터패턴이 형성되고, 데이터패턴 하부에 형성된 게이트금속막(172)이 게이트절연패턴(112)을 마스크로 제거됨으로써 데이터패드(160), 게이트패드(150), 공통패드(180)에 포함된 투명도전막(170)이 노출된다. The data metal layer 109 is patterned by a wet etching process using the photoresist pattern 360 as a mask, so that the storage electrode 128, the data line 104, and the source electrode 108 connected to the data line 104 are drained. A data pattern including an electrode 110 and a data link upper electrode 166 connected to the other side of the data line 104 is formed, and the gate metal layer 172 formed under the data pattern is formed of the gate insulating pattern 112. The mask is removed using a mask to expose the transparent conductive film 170 included in the data pad 160, the gate pad 150, and the common pad 180.

그리고, 포토레지스트 패턴(360)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(114) 및 오믹접촉층(116)을 제외한 나머지 영역에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다. 특히, 게이트라인(102)과 공통라인(186) 사이에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다. 이는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴에 의한 셀들간의 단락을 방지하기 위해서이다.The active layer 114 and the ohmic contact layer 116 are formed along the data pattern by a dry etching process using the photoresist pattern 360 as a mask. At this time, the active layer 114 and the ohmic contact layer 116 positioned in the remaining region except for the active layer 114 and the ohmic contact layer 116 overlapping the data pattern are removed. In particular, the active layer 114 and the ohmic contact layer 116 positioned between the gate line 102 and the common line 186 are removed. This is to prevent a short circuit between cells due to the semiconductor pattern including the active layer 114 and the ohmic contact layer 116.

이어서, 산소(O₂) 플라즈마를 이용한 에싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(360)은 도 10c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이를 갖는 포토레지스트 패턴(360)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(360)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(360)은 도 10d에 도시된 바와 같이 스트립 공정으로 제거된다.Subsequently, in the ashing process using an oxygen (O ₂ ) plasma, the photoresist pattern 360 having the second height in the partial exposure region S3 is removed as shown in FIG. 10C, and the blocking region S2 is removed. The photoresist pattern 360 having the first height is in a state where the height is lowered. In the etching process using the photoresist pattern 360, the data metal layer and the ohmic contact layer 116 formed in the channel portion of the thin film transistor, ie, the channel portion of the thin film transistor, are removed, thereby draining the drain electrode 110 and the source electrode 108. This is separated. The photoresist pattern 360 remaining on the data pattern is removed by a strip process as shown in FIG. 10D.

이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 10e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연패턴(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. Subsequently, a protective film 118 is formed on the entire surface of the substrate 101 on which the data pattern is formed, as shown in FIG. 10E. As the passivation layer 118, an inorganic insulating material such as the gate insulating pattern 112 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB may be used.

도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 12는 도 11에서 선"ⅩⅡ1-ⅩⅡ1'", "ⅩⅡ2-ⅩⅡ2'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 11 is a plan view illustrating a thin film transistor array substrate according to a second exemplary embodiment of the present invention, and FIG. 12 is a thin film transistor array substrate cut along the lines "II-II-XII1 '" and "XII2-XII2'" in FIG. It is sectional drawing to show.

도 11 및 도 12를 참조하면, 도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판과 비교하여 화소영역에 형성되는 화소전극(122)과 공통전극(184)을 투명도전막(170)으로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.11 and 12, the pixel electrode 122 and the common electrode 184 formed in the pixel region are formed of the transparent conductive layer 170 in comparison with the thin film transistor array substrates illustrated in FIGS. 4 and 5. Except for the same components. Accordingly, detailed description of the same components will be omitted.

화소전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과, 그 드레인전극(110)과 일체화된 스토리지전극(128)과 접촉홀(132)을 통해 접속되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 드레인 전극(110)에서 인접한 게이트 라인(102)과 나란하게 연장된 수평부(122a)와, 수평부(122a)에서 수직 방향으로 신장된 핑거부(122b)를 구비한다. 이러한 화소전극(122)은 화소영역에 형성된 투명도전막(170), 그 투명도전막(170) 상에 드레인전극(110)과 중첩되는 영역에 형성된 게이트금속막(172)으로 형성된다. 여기서, 접촉홀(132)은 게이트절연패턴(112), 활성층(114) 및 오믹접촉층(116)을 관통하여 화소전극(122)을 노출시킨다.The pixel electrode 122 is connected to the drain electrode 110 of the thin film transistor 130, the storage electrode 128 integrated with the drain electrode 110, and the contact hole 132 to be formed in the pixel area. In particular, the pixel electrode 122 includes a horizontal portion 122a extending in parallel with the gate line 102 adjacent to the drain electrode 110 and a finger portion 122b extending in the vertical direction from the horizontal portion 122a. do. The pixel electrode 122 is formed of the transparent conductive film 170 formed in the pixel region, and the gate metal film 172 formed in the region overlapping the drain electrode 110 on the transparent conductive film 170. The contact hole 132 passes through the gate insulating pattern 112, the active layer 114, and the ohmic contact layer 116 to expose the pixel electrode 122.

공통전극(184)은 공통 라인(186)과 접속되어 화소 영역에 형성된다. 이러한 공통전극(184)은 공통 라인(186)에서 신장된 투명도전막(170)으로 형성된다.The common electrode 184 is connected to the common line 186 and is formed in the pixel area. The common electrode 184 is formed of the transparent conductive film 170 extending from the common line 186.

화소전극(122)과 동일평면 상에 동시에 형성되는 공통패드(180), 게이트패드(150) 및 데이터패드(160)는 내식성이 강한 투명도전막(170)이 노출되도록 형성된다.The common pad 180, the gate pad 150, and the data pad 160, which are simultaneously formed on the same plane as the pixel electrode 122, are formed to expose the transparent conductive film 170 having high corrosion resistance.

도 13a 내지 도 13c는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.13A to 13C are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 13a를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 화소전극(122)과; 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 공통전극(184), 공통라인(186), 공통링크(182) 및 공통패드(180)를 포함하는 게이트패턴이 형성된다. Referring to FIG. 13A, the pixel electrode 122 is disposed on the lower substrate 101 by a first mask process; Two-layered gate line 102, gate electrode 106, gate link 152, gate pad 150, data pad 160, data link lower electrode 162, common electrode 184, common line 186, a gate pattern including the common link 182 and the common pad 180 is formed.

이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 ITO, TO, ITZO, IZO등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 공통전극(184), 공통라인(186), 공통링크(182) 및 공통패드(180)를 포함하는 게이트패턴과; 게이트금속막(172)을 포함하는 화소전극(122)이 형성된다.To this end, the transparent conductive film 170 and the gate metal film 172 are sequentially formed on the lower substrate 101 through a deposition method such as sputtering. Here, the transparent conductive film 170 is a transparent conductive material such as ITO, TO, ITZO, IZO, etc., the gate metal film 172 is an aluminum (Al) -based metal, including molybdenum (AlNd), molybdenum ( Metals such as Mo, copper (Cu), chromium (Cr), tantalum (Ta), titanium (Ti) and the like are used. Subsequently, the transparent conductive film 170 and the gate metal layer 172 are patterned by a photolithography process and an etching process using a first mask to form a gate line 102, a gate electrode 106, and a gate link 152 having a two-layer structure. And a gate pattern including a gate pad 150, a data pad 160, a data link lower electrode 162, a common electrode 184, a common line 186, a common link 182, and a common pad 180. ; The pixel electrode 122 including the gate metal film 172 is formed.

도 13b를 참조하면, 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 여기서, 게이트절연패턴(112)과 반도체패턴(114,116)은 게이트패드(150), 데이터패드(160) 및 공통패드(180), 화소전극(122) 및 공통전극(184)이 노출되도록 형성된다. 이러한 제2 마스크공정을 도 14a 내지 도 14c를 결부하여 상세히 설명하기로 한다.Referring to FIG. 13B, the gate insulating pattern 112 is formed on the lower substrate 101 on which the gate pattern is formed by the second mask process; A semiconductor pattern including the active layer 114 and the ohmic contact layer 116 is formed. The gate insulating pattern 112 and the semiconductor patterns 114 and 116 are formed to expose the gate pad 150, the data pad 160, the common pad 180, the pixel electrode 122, and the common electrode 184. This second mask process will be described in detail with reference to FIGS. 14A to 14C.

먼저, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 14a에 도시된 바와 같이 게이트 절연막(111)과 제1 및 제2 반도체층(113,115)이 순차적으로 형성된다. 여기서, 게이트 절연막(111)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(113)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(115)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. First, as shown in FIG. 14A, the gate insulating layer 111 and the first and second semiconductor layers 113 and 115 are sequentially formed on the lower substrate 101 on which the gate pattern is formed through a deposition method such as PECVD or sputtering. . Here, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used as the material of the gate insulating layer 111, and the amorphous silicon without doping impurities is used for the first semiconductor layer 113. As the second semiconductor layer 115, amorphous silicon doped with N-type or P-type impurities is used.

이어서, 제2 반도체층(115) 상에 포토레지스트막(306)이 전면 형성된 다음 하부기판(101) 상부에 제2 마스크(220)가 정렬된다. 제2 마스크(220)는 투명한 재질인 마스크기판(222)과, 마스크기판(222)의 차단영역(S2)에 형성된 차단부(224)를 구비한다. 여기서, 마스크 기판(222)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(220)를 이용한 포토레지스트막을 노광 및 현상함으로써 도 14b에 도시된 바와 같이 제2 마스크(220)의 차단부(224)와 대응하여 차단 영역(S2)에 포토레지스트 패턴(228)이 형성된다. 이러한 포토레지스트 패턴(228)을 이용한 식각 공정으로 제1 및 제2 반도체층(113,115)과 게이트절연막(111)이 패터닝됨으로써 도 14c에 도시된 바와 같이 접촉홀(132)을 갖는 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 이 때, 게이트절연패턴(112)과 반도체패턴(114,116)은 게이트패드(150), 데이터패드(160), 공통패드(180) 및 공통전극(184)이 노출되도록 형성된다. 또한, 게이트절연패턴(112)과 반도체패턴(114,116)을 관통하는 접촉홀(132)은 화소전극(122)을 일부 노출시킨다.Subsequently, the photoresist film 306 is entirely formed on the second semiconductor layer 115, and then the second mask 220 is aligned on the lower substrate 101. The second mask 220 includes a mask substrate 222 made of a transparent material, and a blocking portion 224 formed in the blocking region S2 of the mask substrate 222. Here, the region where the mask substrate 222 is exposed becomes the exposure region S1. By exposing and developing the photoresist film using the second mask 220, the photoresist pattern 228 is formed in the blocking region S2 corresponding to the blocking portion 224 of the second mask 220 as shown in FIG. 14B. Is formed. As the first and second semiconductor layers 113 and 115 and the gate insulating layer 111 are patterned by an etching process using the photoresist pattern 228, the gate insulating pattern 112 having the contact holes 132 as shown in FIG. 14C. )and; A semiconductor pattern including the active layer 114 and the ohmic contact layer 116 is formed. In this case, the gate insulating pattern 112 and the semiconductor patterns 114 and 116 are formed to expose the gate pad 150, the data pad 160, the common pad 180, and the common electrode 184. In addition, the contact hole 132 penetrating through the gate insulating pattern 112 and the semiconductor patterns 114 and 116 exposes the pixel electrode 122 partially.

도 13c를 참조하면, 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴(114,116)이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128), 데이터링크상부전극(166)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패드(160), 게이트패드(150), 공통패드(180), 화소전극(122) 및 공통전극(184)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다. 이러한 제3 마스크공정을 도 15a 내지 도 15e를 참조하여 상세히 하면 다음과 같다.Referring to FIG. 13C, the data line 104, the source electrode 108, the drain electrode 110, and the lower electrode 101 on the gate insulating pattern 112 and the semiconductor patterns 114 and 116 are formed in a third mask process. A data pattern including the storage electrode 128 and the data link upper electrode 166 is formed. The gate metal layer 172 included in the data pad 160, the gate pad 150, the common pad 180, the pixel electrode 122, and the common electrode 184 is removed to expose the transparent conductive layer 170. do. The third mask process will be described in detail with reference to FIGS. 15A to 15E as follows.

도 15a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(278)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. As shown in FIG. 15A, the data metal layer 109 and the photoresist film 278 are sequentially formed on the lower substrate 101 on which the semiconductor pattern is formed by a deposition method such as sputtering. Here, the data metal layer 109 is made of a metal such as molybdenum (Mo), copper (Cu), or the like.

그런 다음, 부분 노광 마스크인 제3 마스크(270)가 하부기판(101) 상부에 정렬된다. 제3 마스크(270)는 투명한 재질인 마스크 기판(272)과, 마스크 기판(272)의 차단 영역(S2)에 형성된 차단부(274)와, 마스크 기판(272)의 부분 노광 영역(S3)에 형성된 회절 노광부(276)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(272)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(270)를 이용한 포토레지스트막(278)을 노광한 후 현상함으로써 도 14b에 도시된 바와 같이 제3 마스크(270)의 차단부(274)와 회절 노광부(276)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(250)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(250)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(250)보다 낮은 제2 높이를 갖게 된다.Then, the third mask 270, which is a partial exposure mask, is aligned above the lower substrate 101. The third mask 270 is formed of a mask substrate 272 made of a transparent material, a blocking portion 274 formed in the blocking region S2 of the mask substrate 272, and a partial exposure region S3 of the mask substrate 272. The formed diffraction exposure part 276 (or semi-transmissive part) is provided. Here, the region where the mask substrate 272 is exposed becomes the exposure region S1. The photoresist film 278 using the third mask 270 is exposed and developed to correspond to the blocking portion 274 and the diffraction exposure portion 276 of the third mask 270 as illustrated in FIG. 14B. A photoresist pattern 250 having a step is formed in the blocking region S2 and the partial exposure region S3. That is, the photoresist pattern 250 formed in the partial exposure region S3 has a second height lower than that of the photoresist pattern 250 having the first height formed in the blocking region S2.

이러한 포토레지스트 패턴(250)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108)과 드레인 전극(110), 데이터 라인(104)과 다른 일측에 접속된 데이터 링크 상부전극(166)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패턴과, 그 데이터패턴 하부에 형성된 게이트절연패턴(112)을 마스크로 게이트금속막(172)이 제거됨으로써 데이터패드(160), 게이트패드(150), 공통패드(180), 화소전극(122) 및 공통전극(184)에 포함된 투명도전막(170)이 노출된다.The data metal layer 109 is patterned by a wet etching process using the photoresist pattern 250 as a mask, so that the source electrode 108 and the drain connected to the storage electrode 128, the data line 104, and the data line 104 are drained. A data pattern including an electrode 110, a data line 104, and a data link upper electrode 166 connected to the other side is formed. The data pad 160 and the gate pad 150, the common pad 180, and the pixel electrode are removed by removing the gate metal layer 172 using the data pattern and the gate insulating pattern 112 formed under the data pattern as a mask. The transparent conductive film 170 included in the 122 and the common electrode 184 is exposed.

그리고, 포토레지스트 패턴(250)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(114) 및 오믹접촉층(116)을 제외한 나머지 영역에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다. 특히, 게이트라인(102)과 공통라인(186) 사이에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다. 이는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴에 의한 셀들간의 단락을 방지하기 위해서이다.The active layer 114 and the ohmic contact layer 116 are formed along the data pattern by a dry etching process using the photoresist pattern 250 as a mask. At this time, the active layer 114 and the ohmic contact layer 116 positioned in the remaining region except for the active layer 114 and the ohmic contact layer 116 overlapping the data pattern are removed. In particular, the active layer 114 and the ohmic contact layer 116 positioned between the gate line 102 and the common line 186 are removed. This is to prevent a short circuit between cells due to the semiconductor pattern including the active layer 114 and the ohmic contact layer 116.

이어서, 산소(O₂) 플라즈마를 이용한 에싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(250)은 도 15c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이를 갖는 포토레지스트 패턴(250)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(250)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(250)은 도 15d에 도시된 바와 같이 스트립 공정으로 제거된다.Subsequently, the photoresist pattern 250 having the second height in the partial exposure area S3 is removed by an ashing process using an oxygen (O ₂ ) plasma, as shown in FIG. 15C, and the blocking area S2 is removed. The photoresist pattern 250 having the first height is in a state where the height is lowered. In the etching process using the photoresist pattern 250, the data metal layer and the ohmic contact layer 116 formed in the channel portion of the thin film transistor, ie, the channel portion of the thin film transistor, are removed, thereby draining the drain electrode 110 and the source electrode 108. This is separated. The photoresist pattern 250 remaining on the data pattern is removed by a strip process as shown in FIG. 15D.

이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 15e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연패턴(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. Subsequently, a protective film 118 is formed on the entire surface of the substrate 101 on which the data pattern is formed, as shown in FIG. 15E. As the passivation layer 118, an inorganic insulating material such as the gate insulating pattern 112 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB may be used.

도 16은 도 5 및 도 12에 도시된 하부 어레이 기판을 포함하는 액정표시패널을 나타내는 단면도이다.16 is a cross-sectional view illustrating a liquid crystal display panel including the lower array substrate illustrated in FIGS. 5 and 12.

도 16에 도시된 액정표시패널은 실재(354)에 의해 합착된 상부 어레이 기판(390)과 하부 어레이 기판(392)을 구비한다. The liquid crystal display panel illustrated in FIG. 16 includes an upper array substrate 390 and a lower array substrate 392 bonded by a material 354.

상부 어레이 기판(390)은 블랙매트릭스, 컬러필터 및 공통전극을 포함하는 상부 어레이(396)가 상부기판(394) 상에 형성되어 있다. In the upper array substrate 390, an upper array 396 including a black matrix, a color filter, and a common electrode is formed on the upper substrate 394.

하부 어레이 기판(392)은 상부 어레이 기판(390)과 중첩되는 영역이 보호패턴(330)에 의해 보호되고, 상부 어레이 기판(390)과 비중첩되는 패드영역의 게이트패드(150), 데이터패드(160) 및 공통패드(180) 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출되게 형성된다.In the lower array substrate 392, a region overlapping the upper array substrate 390 is protected by the protection pattern 330, and the gate pad 150 and the data pad of the pad region overlapping the upper array substrate 390 are not overlapped with each other. The transparent conductive film 170 included in at least one of the 160 and the common pad 180 is exposed.

이러한 액정표시패널의 제조방법을 살펴보면, 먼저 상부 어레이 기판(390)과 하부 어레이 기판(392)을 별도로 형성한 후 실재(354)로 합착한다. 그런 다음, 상부 어레이 기판(390)을 마스크로 이용한 패드오픈공정에 의해 하부 어레이 기판(392)의 보호막(118)이 패터닝됨으로써 표시영역에 보호패턴(330)이 형성되고 패드영역의 게이트패드(150), 데이터패드(160) 및 공통패드(180) 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출된다. Referring to the manufacturing method of the liquid crystal display panel, first, the upper array substrate 390 and the lower array substrate 392 are separately formed and then bonded to the material 354. Thereafter, the protective layer 118 of the lower array substrate 392 is patterned by a pad opening process using the upper array substrate 390 as a mask to form a protective pattern 330 in the display area and to form the gate pad 150 of the pad area. ), The transparent conductive film 170 included in at least one of the data pad 160 and the common pad 180 is exposed.

한편, 패드오픈공정은 대기압 플라즈마 발생부에 의해 생성된 플라즈마를 이용하여 상부 어레이 기판(390)에 의해 노출된 각각의 패드를 순차적으로 스캐닝하거나 패드 단위별로 일괄적으로 스캐닝하여 게이트패드(150) 및 데이터패드(160)와 공통패드(180)의 투명도전막(170)을 노출시킨다. 또는 챔버 내에 상부 어레이 기판(390)과 하부 어레이 기판(392)이 합착된 액정셀을 다수개 삽입한 후 상압 플라즈마를 이용하여 상부 어레이 기판(390)에 의해 노출된 패드영역의 보호막(118)을 식각하여 게이트패드(150) 및 데이터패드(160)와 공통패드(180)의 투명도전막(170)을 노출시킨다. 또는 상부 어레이 기판(390)과 하부 어레이 기판(392)이 합착된 액정셀 전체를 식각액에 침지시키거나 게이트패드(150) 및 데이터패드(160)와 공통패드(180)를 포함하는 패드영역만을 식각액에 침지시켜 게이트패드(150) 및 데이터패드(160)와 공통패드(180)의 투명도전막(170)을 노출시킨다. On the other hand, the pad opening process is performed by sequentially scanning each pad exposed by the upper array substrate 390 using the plasma generated by the atmospheric pressure plasma generation unit or in a batch unit by pad unit gate gate 150 and The transparent conductive film 170 of the data pad 160 and the common pad 180 is exposed. Alternatively, a plurality of liquid crystal cells in which the upper array substrate 390 and the lower array substrate 392 are bonded to each other are inserted into the chamber, and then the protective layer 118 of the pad region exposed by the upper array substrate 390 using the atmospheric pressure plasma is removed. Etching exposes the gate pad 150, the data pad 160, and the transparent conductive layer 170 of the common pad 180. Alternatively, the entire liquid crystal cell, to which the upper array substrate 390 and the lower array substrate 392 are bonded, is immersed in the etching solution, or only the pad region including the gate pad 150, the data pad 160, and the common pad 180 is etched. It is immersed in the gate pad 150, the data pad 160 and the transparent conductive film 170 of the common pad 180 is exposed.

도 17은 도 5 및 도 12에 도시된 하부 어레이 기판을 포함하는 액정표시패널의 다른 형태를 나타내는 단면도이다.17 is a cross-sectional view illustrating another embodiment of a liquid crystal display panel including the lower array substrate illustrated in FIGS. 5 and 12.

도 17에 도시된 액정표시패널은 실재(354)에 의해 합착된 상부 어레이 기판(390)과 하부 어레이 기판(392)을 구비한다. The liquid crystal display panel illustrated in FIG. 17 includes an upper array substrate 390 and a lower array substrate 392 bonded by a material 354.

하부 어레이 기판(392)은 배향막(398)에 의해 한정된 표시영역이 보호패턴(330)에 의해 보호되고, 배향막(398)과 비중첩되는 영역에 포함되는 패드영역의 게이트패드(150), 데이터패드(160) 및 공통패드(180) 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출되게 형성된다. 이 때, 보호패턴(330)은 배향막(398)을 마스크로 이용한 식각공정에 의해 패터닝되어 형성된다.The lower array substrate 392 has a display area defined by the alignment layer 398 protected by the protection pattern 330, and includes a gate pad 150 and a data pad of a pad area included in an area overlapping with the alignment layer 398. The transparent conductive film 170 included in at least one of the 160 and the common pad 180 is exposed. In this case, the protective pattern 330 is patterned and formed by an etching process using the alignment layer 398 as a mask.

상부 어레이 기판(390)은 상부기판(394) 상에 블랙매트릭스, 컬러필터 및 공통전극을 포함하는 상부 어레이(392)가 형성된다.In the upper array substrate 390, an upper array 392 including a black matrix, a color filter, and a common electrode is formed on the upper substrate 394.

상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 액정 표시 패널 및 그 제조 방법은 화소 전극과 공통전극을 게이트패턴에 포함된 적어도 어느 하나의 금속으로 형성하고, 게이트패드, 데이터패드 및 공통패드는 내식성이 강한 투명전도성금속이 노출되도록 형성한다. 이에 따라, 본 발명에 따른 수평 전계 인가형 액정 표시 패널 및 그 제조 방법은 3마스크 공정으로 박막 트랜지스터 어레이 기판을 제조할 수 있게 되므로 그 박막 트랜지스터 어레이 기판의 구조 및 공정을 단순화하여 제조 원가 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다. As described above, the horizontal field application type liquid crystal display panel and the method of manufacturing the same according to the present invention form the pixel electrode and the common electrode of at least one metal included in the gate pattern, and the gate pad, the data pad, and the common pad It is formed to expose the transparent conductive metal with high corrosion resistance. Accordingly, the horizontal field-applied liquid crystal display panel and the method of manufacturing the same according to the present invention can manufacture the thin film transistor array substrate using a three mask process, thereby simplifying the structure and the process of the thin film transistor array substrate, thereby reducing the manufacturing cost. In addition, the production yield can be improved.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래의 수평 전계 인가형 액정 표시 장치 중 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.1 is a plan view illustrating a thin film transistor array substrate of a conventional horizontal field application liquid crystal display device.

도 2는 도 1에서 선 "Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating a thin film transistor array substrate taken along a line “II-II ′” in FIG. 1.

도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법을 단계적으로 나타내는 단면도이다.3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.

도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.4 is a plan view illustrating a thin film transistor array substrate of a horizontal field applied liquid crystal display panel according to a first embodiment of the present invention.

도 5는 도 4에서 선 "Ⅴ1-Ⅴ1'", "Ⅴ2-Ⅴ2'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 5 is a cross-sectional view illustrating a thin film transistor array substrate taken along lines "V1-V1 ′" and "V2-V2 ′" in FIG. 4.

도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.6A and 6B are plan and cross-sectional views illustrating a first mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.7A and 7B are plan views and cross-sectional views illustrating a second mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 8a 내지 도 8c는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.8A to 8C are cross-sectional views illustrating a second mask process in detail in a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.9A and 9B are plan views and cross-sectional views illustrating a third mask process in the method of manufacturing the thin film transistor array substrate according to the first embodiment of the present invention.

도 10a 내지 도 10e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.10A to 10E are cross-sectional views illustrating a third mask process in detail in a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.

도 11은 본 발명의 제2 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.FIG. 11 is a plan view illustrating a thin film transistor array substrate of a horizontal field applied liquid crystal display panel according to a second exemplary embodiment of the present invention.

도 12는 도 11에서 선 "ⅩⅡ1-ⅩⅡ1'", "ⅩⅡ2-ⅩⅡ2'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 12 is a cross-sectional view illustrating the thin film transistor array substrate taken along the lines "XII1-XII1 '" and "XII2-XII2'" in FIG.

도 13a 내지 도 13c는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 평면도 및 단면도이다.13A to 13C are plan views and cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 14a 내지 도 14c는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.14A to 14C are cross-sectional views illustrating a second mask process in detail in a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 15a 내지 도 15e는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.15A to 15E are cross-sectional views for describing a third mask process in a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.

도 16은 도 5 및 도 12에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시패널을 나타내는 단면도이다.16 is a cross-sectional view illustrating a liquid crystal display panel including the thin film transistor array substrate illustrated in FIGS. 5 and 12.

도 17은 도 5 및 도 12에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시패널의 다른 실시예를 나타내는 단면도이다.17 is a cross-sectional view illustrating another exemplary embodiment of a liquid crystal display panel including the thin film transistor array substrate illustrated in FIGS. 5 and 12.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

2,102 : 게이트라인 4,104 : 데이터라인2,102: Gate line 4,104: Data line

6,106 : 게이트전극 8,108 : 소스전극6,106: gate electrode 8,108: source electrode

10,110 : 드레인전극 14,114 : 활성층10,110 drain electrode 14,114 active layer

16,116 : 오믹접촉층 18,118 : 보호막16,116 ohmic contact layer 18,118 protective film

22,122 : 화소전극 26,32,34,132 : 접촉홀22,122: pixel electrode 26,32,34,132: contact hole

28,128 : 스토리지전극 30,130 : 박막트랜지스터28,128: Storage electrode 30,130: Thin film transistor

40,140 : 스토리지캐패시터 50,150 : 게이트패드40,140: Storage capacitor 50,150: Gate pad

60,160 : 데이터패드 80,180 : 공통패드60,160: Data pad 80,180: Common pad

84,184 : 공통전극 86,186 : 공통라인84,184 Common electrode 86,186 Common line

Claims

A thin film transistor formed at an intersection of the gate line and the data line, a protective layer for protecting the thin film transistor, a pixel electrode connected to the thin film transistor and formed of at least one metal included in the gate line, and parallel to the gate line Connected to the formed common line to form a horizontal electric field with the pixel electrode, and connected to at least one of the common electrode formed of at least one metal included in the gate line, the gate line, the data line, and the common line to form a transparent conductive film. A thin film transistor array substrate having pads;

A color filter array substrate opposed to and bonded to the thin film transistor array substrate;

And the passivation layer is formed in an area overlapping the color filter array substrate to expose the transparent conductive layer included in the pad.

The method of claim 1,

And an alignment layer formed on the passivation layer in the same pattern as the passivation layer.

The method of claim 1,

And the pixel electrode comprises a transparent conductive film and a gate metal film formed on the transparent conductive film.

The method of claim 3, wherein

And the gate metal layer is formed in a region overlapping the drain electrode of the thin film transistor to expose a portion of the transparent conductive layer.

The method of claim 3, wherein

And the gate metal film is formed in the same pattern as the transparent conductive film.

The method of claim 1,

And the common electrode is a transparent conductive film.

The method of claim 1,

And wherein the common electrode comprises a transparent conductive film and a gate metal film formed on the transparent conductive film.

The method of claim 1,

The pad

A gate pad connected to the gate line and formed of the transparent conductive film included in the gate line;

A data pad connected to the data line and formed of the transparent conductive film;

And a common pad connected to the common line and formed of the transparent conductive film included in the common line.

The method of claim 8,

The data pad is

And a gate metal film formed on the transparent conductive film in an area overlapping the data line.

The method of claim 1,

The thin film transistor is

A gate electrode connected to the gate line;

A source electrode connected to the data line;

A drain electrode facing the source electrode;

And a semiconductor layer overlapping the gate electrode and the gate insulating pattern therebetween and forming a channel portion between the source electrode and the drain electrode.

The method of claim 10,

And at least one of the common line, the gate line, and the gate electrode is formed of the transparent conductive film and a gate metal film formed on the transparent conductive film.

The method of claim 10,

And a storage capacitor including the gate line and a storage electrode formed to be insulated from and insulated from the gate line, the storage line being integrated with the drain electrode.

A thin film transistor formed at an intersection of the gate line and the data line, a protective layer for protecting the thin film transistor, a pixel electrode connected to the thin film transistor and formed of at least one metal included in the gate line, and parallel to the gate line Connected to the formed common line to form a horizontal electric field with the pixel electrode, and connected to at least one of the common electrode formed of at least one metal included in the gate line, the gate line, the data line, and the common line to form a transparent conductive film. Providing a thin film transistor array substrate having pads;

Providing a color filter array substrate facing the thin film transistor array substrate;

Bonding the thin film transistor array substrate and the color filter array substrate to expose the pads;

And removing the passivation layer using the color filter array substrate as a mask to expose the transparent conductive film of the pad.

The method of claim 13,

Preparing the thin film transistor array substrate

Forming gate patterns, a pixel electrode, and a common electrode including a gate line, a gate electrode, a gate pad, a common line, a common pad, and a data pad including a transparent conductive film on the substrate;

Forming a semiconductor pattern and a gate insulating pattern on the substrate on which the gate patterns, the pixel electrode, and the common electrode are formed to expose the gate pad, the data pad, and the common pad;

Forming a data pattern including a data line, a source electrode, and a drain electrode on the substrate on which the semiconductor pattern and the gate insulation pattern are formed, and exposing a transparent conductive film included in the data pad, the gate pad, and the common pad;

And forming a passivation layer on the substrate on which the data pattern is formed.

The method of claim 13,

Preparing the thin film transistor array substrate

Forming a semiconductor pattern and a gate insulating pattern on the substrate on which the gate patterns, the pixel electrode, and the common electrode are formed to expose the gate pad, the common pad, the data pad, the common electrode, and the pixel electrode;

A data pattern including a data line, a source electrode, and a drain electrode is formed on the substrate on which the semiconductor pattern and the gate insulating pattern are formed, and the transparent conductive film included in the day pad, the gate pad, the common pad, the common electrode, and the pixel electrode is exposed. Making a step;

The method of claim 13,

Exposing the transparent conductive film of the pad area using the color filter array substrate as a mask

And dry etching the passivation layer using atmospheric pressure plasma using the color filter array substrate as a mask.

The method of claim 13,

And dry-etching the passivation layer using an atmospheric pressure plasma using the color filter array substrate as a mask.

The method of claim 13,

And immersing the liquid crystal cell to which the color filter array substrate and the thin film transistor array substrate are bonded in an etchant to wet etch the protective layer exposed by the color filter array substrate. Manufacturing method.

Forming a gate pattern including a transparent conductive film, a gate electrode, a gate pad, a common line, a common pad, and a data pad, a pixel electrode, and a common electrode on the substrate;

Forming a semiconductor pattern and a gate insulating pattern on a substrate on which the gate patterns, the pixel electrode, and the common electrode are formed;

Forming a data pattern including a data line, a source electrode, and a drain electrode on the substrate on which the semiconductor pattern and the gate insulating pattern are formed, and exposing a transparent conductive film included in the data pad, the gate pad, and the common pad;

Forming a protective film on the entire surface of the substrate to protect the thin film transistor;

Forming an alignment layer on the passivation layer except for the pad region including the gate pad, the data pad, and the common pad;

And removing the passivation layer formed to cover the pad region using the alignment layer as a mask to expose the transparent conductive layer included in the pad region.

The method of claim 19,

Forming the semiconductor pattern and the gate insulating pattern on the substrate on which the gate patterns are formed

And forming the semiconductor pattern and the gate insulating pattern on the substrate on which the gate patterns are formed so that the gate pad, the data pad, the common pad, the pixel electrode, and the common electrode are exposed. Method of manufacturing the panel.

The method of claim 19,

And forming the semiconductor pattern and the gate insulation pattern to expose the gate pad, the data pad, and the common pad on the substrate on which the gate patterns are formed.

The method of claim 19,

Forming a data pattern including a data line, a source electrode, and a drain electrode on the substrate on which the semiconductor pattern and the gate insulation pattern are formed, and exposing the transparent conductive film included in the data pad, the gate pad, and the common pad

And exposing a transparent conductive film included in the data pad, the gate pad, the common pad, the pixel electrode, and the common electrode using the data pattern, the semiconductor pattern, and the gate insulating pattern as a mask. Method of manufacturing a liquid crystal display panel.

The method of claim 19,

Exposing the transparent conductive film included in the pad area by removing the protective film formed to cover the pad area using the alignment layer as a mask;

Printing an alignment layer on the substrate on which the protective layer is formed;

And etching a protective film formed to cover at least one of the gate pad, the data pad, and the common pad by using the alignment layer as a mask.

The method of claim 19,

And forming a storage capacitor including the gate line and a storage electrode overlapping the gate line and insulated from the gate line and integrated with the drain electrode.