KR20050024824A - 다수개의 전원들을 사용하는 시스템-인-패키지(ｓｉｐ)에내장되는 정전기 방지 회로 - Google Patents
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Abstract
다수개의 전원들을 사용하는 시스템-인-패키지(SIP)에 내장되는 정전기 방지 회로가 개시된다. 본 발명의 SIP 칩은 제1 전원 전압과 제1 접지 전압 사이에 제1 정전기 보호 회로를 갖는 제1 칩과 제2 전원 전압과 제2 접지 전압 사이에 제2 정전기 보호 회로를 갖는 제2 칩을 포함하고, 제1 전원 전압과 제2 전원 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제1 커플링 다이오드부와 제1 접지 전압과 제2 접지 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제2 커플링 다이오드부를 포함한다. 따라서, 본 발명에 의하면, 서로 다른 전원들을 갖는 SIP 칩의 전원들을 커플링 다이오드부로 연결시켜 각 칩들로 인가되는 ESD 스트레스를 해당 칩의 전원 및 다른 칩의 전원으로 흡수시킴으로써, ESD 스트레스를 최소화한다.
Description
본 발명은 정전기 방지 회로에 관한 것으로, 특히 다수개의 전원들을 사용하는 시스템-인 패키지(System-In-Package)에 내장되는 정전기 방지 회로에 관한 것이다.
ESD와 같은 원치않는 큰 전류나 전압으로부터 집적 회로를 보호하기 위한 기술들, 특히 하나의 전원 전압을 채용하는 집적 회로의 정전기 방지 회로 기술들은 잘 알려져 있다. 하나의 전원 전압을 채용하는 집적 회로에 있어서, 정전기 방지 회로들은 사람으로 인한 HBM(Human Body Mode), 장비로 인한 MM(Machine Mode), 및 집적 회로 내부로부터의 CDM(Charged Device Model) 등의 ESD 스트레스로부터 집적 회로를 보호하기 위하여 전원 전압과 접지 전압 사이에 제공된다. 최근 들어, 다수개의 전원들을 채용하는 시스템에서는 각 전원 전압과 접지 전압 사이에 정전기 방지 회로들을 필요로 한다.
반도체 집적 회로의 칩 사이즈는 계속 줄어들고, 반면에 그 용량은 계속 증가하는 추세에 맞추어 시스템-인 패키지(System-In-Package: 이하 "SIP"라고 칭한다) 기술이 도입되었다. SIP 기술은 1개의 패키지 내부에 2개 이상의 칩을 접합하여 집적도를 높인다.
도 1은 종래의 SIP 칩에서의 정전기 방지 회로들을 설명하는 도면이다. 이를 참조하면, SIP 칩(100) 내부에는 제1 칩(101)과 제2 칩(102)이 장착되며, 설명의 편의를 위하여 제2 칩(102) 위에 제1 칩(101)이 마운트(mount)된다. 제1 칩(101)은 전원으로 제1 전원 전압(VDD1)과 제2 접지 전원(VSS1)을 사용하고, 제2 칩(102)는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)을 전원으로 사용한다.
제1 칩(101)의 정전기 방지 회로(110)는 제1 패드(PAD1)와 제1 전원 전압(VDD1) 사이에, 그리고 제1 접지 전압(VSS1)과 제1 패드(PAD1) 사이에 다이오드 소자들을 연결된다. 제2 칩(102)의 정전기 방지 회로(120)는 제2 패드(PAD2)와 제2 전원 전압(VDD2)사이에, 그리고 제2 접지 전압(VSS2)과 제2 패드(PAD2) 사이에 다이오드 소자들이 연결된다. 즉, SIP 칩(100)에 장착된 제1 칩(101)과 제2 칩(102)은 각자의 전원 전압(VDD1, VDD2)과 접지 전압(VSS1, VSS2) 사이에 정전기 방지 회로를 채용하여 , 각 칩(101, 102)으로 인가되는 ESD 스트레스를 자체 칩에서 해결한다.
만약, SIP 칩(100) 내 존재하는 전원 전압들(VDD1, VDD2)과 접지 전압들(VSS1, VSS2)을 공통으로 사용하여 각 칩들(101, 102)로 인가되는 ESD 스트레스를 해소할 수 있다면, SIP 칩(100)의 ESD 특성이 향상될 수 있을 것이다. 그러므로, SIP 칩(100) 내부의 전원 전압들을 공통으로 사용하여 각 칩들(101, 102)의 ESD 스트레스를 방지할 수 있는 정전기 방지 회로의 필요가 존재한다.
본 발명의 목적은 SIP 칩 내부의 전원 전압들을 공통으로 사용하는 정전기 방지 회로를 제공하는 데 있다.
본 발명의 다른 목적은 다수개의 전원 전압을 사용하는 시스템에서의 정전기 방지 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 SIP 칩은 제1 전원 전압과 제1 접지 전압 사이에 제1 정전기 보호 회로를 갖는 제1 칩; 제2 전원 전압과 제2 접지 전압 사이에 제2 정전기 보호 회로를 갖는 제2 칩; 제1 전원 전압과 제2 전원 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제1 커플링 다이오드부; 및 제1 접지 전압과 제2 접지 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제2 커플링 다이오드부를 포함한다.
바람직하기로, 제1 정전기 보호 회로는 제1 칩 내 어느 하나의 패드로부터 제1 전원 전압 방향으로 연결되는 제1 다이오드; 및 제1 접지 전압으로부터 패드 방향으로 연결되는 제2 다이오드를 포함하고, 제2 정전기 보호 회로는 제2 칩 내 어느 하나의 패드로부터 제2 전원 전압 방향으로 연결되는 제1 다이오드; 및 제2 접지 전압으로부터 패드 방향으로 연결되는 제2 다이오드를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명은 다수개의 전원들을 사용하는 집적 회로에 있어서, 제1 전원 전압; 제1 전원 전압의 레벨과 다른 전압 레벨을 갖는 제2 전원 전압; 제1 접지 전압; 집적 회로 내 어느 하나의 패드와 제1 전원 전압 및 제1 접지 전압 사이에 연결되는 정전기 보호 회로; 및 제1 전원 전압과 제2 전원 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제1 커플링 다이오드부를 포함한다.
더욱 바람직하기로, 집적 회로는 제1 접지 전압의 레벨과 다른 전압 레벨을 갖는 제2 접지 전압; 및 제1 접지 전압과 제2 접지 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제2 커플링 다이오드부를 포함한다.
따라서, 본 발명에 의하면, 서로 다른 전원들을 갖는 SIP 칩 또는 IC들의 전원들을 커플링 다이오드부로 연결시켜 각 칩들로 인가되는 ESD 스트레스를 해당 칩의 전원 및 다른 칩의 전원으로 흡수시킴으로써, ESD 스트레스를 최소화한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 SIP 칩의 정전기 방지 회로를 설명하는 도면이다. 이를 참조하면, SIP 칩(200)은 제1 칩(101)의 제1 전원 전압(VDD1)과 제1 접지 전압(VSS1) 사이에 연결되는 정전기 방지 회로(110)와 제2 칩(102)의 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2) 사이에 연결되는 정전기 방지 회로(120)를 포함한다. 추가적으로, SIP 칩(200)은 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 사이에, 그리고 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 사이에 커플링 다이오드부들(210, 220)을 더 포함한다. 커플링 다이오드부들(210, 220)에는 직렬 연결된 다수개의 다이오드들이 양방향으로 존재한다.
본 실시예의 SIP 칩(200)은 ESD 스트레스에 대해 다음과 같이 동작된다. 설명의 편의를 위하여, 첫번째로, 제1 전원 전압(VDD1)이 제2 전원 전압(VDD2) 보다 높은 전압 레벨을 갖는다고 설정하고, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1) 보다 낮은 전압 레벨을 갖는다고 설정하자.
만약 제1 패드(PAD1)로 양(+)의 고전압이 인가되면, 제1 패드(PAD1)로부터 제1 다이오드(111)를 통해 제1 전원 전압(VDD1)쪽으로 전류 경로가 형성되고 제1 전원 전압(VDD1)으로부터 제1 커플링 다이오드부(210)를 통해 제2 전원 전압(VDD2)쪽으로 전류 경로가 형성된다. 제1 패드(PAD1)의 양(+)의 고전압은 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)으로 디스차아지된다.
만약 제1 패드(PAD1)로 음(-)의 고전압이 인가되면, 제1 접지 전압(VSS1)으로부터 제2 다이오드(112)를 통해 제1 패드(PAD1)쪽로 전류 경로가 형성되고 제2 접지 전압(VSS2)으로부터 제2 커플링 다이오드부(220)를 통해 제1 접지 전압(VSS1)쪽으로 전류 경로가 형성된다. 제1 패드(PAD1)의 음(-)의 고전압은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)으로 디스차아지된다.
두번째로, 제2 전원 전압(VDD2)이 제1 전원 전압(VDD1) 보다 높은 전압 레벨을 갖는다고 설정하고, 제1 접지 전압(VSS1)은 제2 접지 전압(VSS2) 보다 낮은 전압 레벨을 갖는다고 설정하자.
만약 제2 패드(PAD2)로 양(+)의 고전압이 인가되면, 제2 패드(PAD2)로부터 제3 다이오드(121)를 통해 제2 전원 전압(VDD2)쪽으로 전류 경로가 형성되고 제2 전원 전압(VDD2)으로부터 제1 커플링 다이오드부(210)를 통해 제1 전원 전압(VDD1)쪽으로 전류 경로가 형성된다. 제2 패드(PAD2)의 양(+)의 고전압은 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)으로 디스차아지된다.
만약 제2 패드(PAD2)로 음(-)의 고전압이 인가되면, 제2 접지 전압(VSS2)으로부터 제4 다이오드(122)를 통해 제2 패드(PAD2)쪽로 전류 경로가 형성되고 제1 접지 전압(VSS1)으로부터 제2 커플링 다이오드부(220)를 통해 제2 접지 전압(VSS2)쪽으로 전류 경로가 형성된다. 제2 패드(PAD2)의 음(-)의 고전압은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)으로 디스차아지된다.
이처럼, 제1 칩(101) 또는 제2 칩(102)으로 인가되는 고전압의 ESD 스트레스는 자체의 전원 뿐아니라 커플링 다이오드부(201, 220)를 통해 SIP 칩(200) 내부의 다른 칩의 전원쪽으로 만들어지는 전류 경로에 의해 흡수(sink)된다. 이에 따라, 제1 칩 또는 제2 칩(101, 102)으로 인가되는 ESD 스트레스를 최소화할 수 있다.
본 실시예에서의 커플링 다이오드부(210, 220)는 제1 칩(101) 또는 제2 칩(102)에서 발생되는 전원 노이즈가 제2 칩(102) 또는 제1 칩(101)으로 커플링되지 않도록 하기 위하여 다수개의 다이오드들을 포함한다. 커플링 다이오드부(210, 220)는 제1 칩(101) 또는 제2 칩(102)에서 내장될 수 있으며, 패키지 공정시 패키지 보드에, 또는 PCB 보드 상에 장착될 수도 있다.
본 실시예에서는 SIP 칩(200)에 내장되는 두개의 칩들, 즉 제1 및 제2 칩(101, 102)을 예로 들어 설명하고 있다. 이로부터, 다수개의 칩들을 내장하는 SIP 칩으로 확장하여 서로 다른 전원들을 커플링 다이오드부를 통해 서로 연결시킴으로 ESD 스트레스를 최소화할 수 있음은 물론이다.
그리고, 본 발명의 개념을 다수개의 전원을 사용하는 하나의 칩에도 적용하여, 서로 다른 전압 레벨을 갖는 전원들 사이에 커플링 다이오드부를 연결시킬 수 있음도 물론이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 서로 다른 전원들을 갖는 SIP 칩 또는 IC들의 전원들을 커플링 다이오드부로 연결시켜 각 칩들로 인가되는 ESD 스트레스를 해당 칩의 전원 및 다른 칩의 전원으로 흡수시킴으로써, ESD 스트레스를 최소화한다.
도 1은 종래의 SIP 칩 내부의 정전기 방지 회로를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 SIP 칩의 정전기 방지 회로를 설명하는 도면이다.
Claims (5)
- 제1 전원 전압과 제1 접지 전압 사이에 제1 정전기 보호 회로를 갖는 제1 칩;제2 전원 전압과 제2 접지 전압 사이에 제2 정전기 보호 회로를 갖는 제2 칩;상기 제1 전원 전압과 상기 제2 전원 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제1 커플링 다이오드부; 및상기 제1 접지 전압과 상기 제2 접지 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제2 커플링 다이오드부를 구비하는 것을 특징으로 하는 SIP 칩.
- 제1항에 있어서, 상기 제1 정전기 보호 회로는상기 제1 칩 내 어느 하나의 패드로부터 상기 제1 전원 전압 방향으로 연결되는 제1 다이오드; 및상기 제1 접지 전압으로부터 상기 패드 방향으로 연결되는 제2 다이오드를 구비하는 것을 특징으로 하는 SIP 칩.
- 제1항에 있어서, 상기 제2 정전기 보호 회로는상기 제2 칩 내 어느 하나의 패드로부터 상기 제2 전원 전압 방향으로 연결되는 제1 다이오드; 및상기 제2 접지 전압으로부터 상기 패드 방향으로 연결되는 제2 다이오드를 구비하는 것을 특징으로 하는 SIP 칩.
- 다수개의 전원들을 사용하는 집적 회로에 있어서,제1 전원 전압;상기 제1 전원 전압의 레벨과 다른 전압 레벨을 갖는 제2 전원 전압;제1 접지 전압;상기 집적 회로 내 어느 하나의 패드와 상기 제1 전원 전압 및 상기 제1 접지 전압 사이에 연결되는 정전기 보호 회로; 및상기 제1 전원 전압과 상기 제2 전원 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제1 커플링 다이오드부를 구비하는 것을 특징으로 하는 집적 회로.
- 제4항에 있어서, 상기 집적 회로는상기 제1 접지 전압의 레벨과 다른 전압 레벨을 갖는 제2 접지 전압; 및상기 제1 접지 전압과 상기 제2 접지 전압 사이에 양방향으로 직렬 연결된 다수개의 다이오드들을 갖는 제2 커플링 다이오드부를 구비하는 것을 특징으로 하는 집적 회로.
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| KR100850209B1 (ko) * | 2007-02-08 | 2008-08-04 | 삼성전자주식회사 | 전력을 효율적으로 관리할 수 있는 시스템 인 패키지반도체 장치 및 그에 따른 전력 관리 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100518593B1 (ko) | 2005-10-04 |
| US20050052799A1 (en) | 2005-03-10 |
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