KR20050024232A - 화상 신호 처리 회로 - Google Patents

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Abstract

출력 데이터 버퍼의 필요 용량을 감소한다. 화상 메모리(10)에 기억되어 있는 4필드분의 인터레이스 화상 신호의 1라인씩을 판독하여, IP 변환용 데이터 버퍼(38)에 기억한다. 출력은, 프로그레시브 화상 신호로서, 1수평 기간이 입력의 인터레이스 화상 신호의 2배로 된다. 따라서, IP 변환용 데이터 버퍼(38)로부터의 판독은 출력 시의 출력측의 1수평 기간에 대응한 것으로 하고, 판독한 것을 IP 변환 처리하여, 출력 데이터 버퍼(44)에 기입한다. 그리고, 출력 데이터 버퍼(44)에 기입하면서, 거기로부터 데이터를 판독함으로써, 출력 데이터 버퍼가 2수평 라인분으로 된다.

Description

화상 신호 처리 회로{IMAGE SIGNAL PROCESSING CIRCUIT}
인터레이스 화상 신호를 프로그레시브 화상 신호로 변환하는 화상 신호 처리, 소위 IP 변환을 행하는 화상 신호 처리 회로에 관한 것이다.
종래부터, 텔레비전 신호로서, NTSC 등의 인터레이스 화상 신호가 채용되고 있다. 이 인터레이스 화상 신호는, 1프레임의 신호가 홀수 번호의 수평 주사선만의 홀수 필드 신호와, 짝수 번호의 수평 주사선만의 짝수 필드 신호로 이루어지며, 텔레비전 화면에서는 상호 1수평 주사선분만큼 어긋난 1수평 주사선 걸러 2개의 필드 홀수 필드 신호와, 짝수 필드 신호를 순차적으로 표시한다. NTSC에서는, 1필드의 표시가 1/60초로 행해져, 1/30초로 1프레임의 표시가 완료되게 된다.
여기서, 1/60초에 표시마다 모든 수평 주사선에 대한 새로운 화상 신호로 교체할 수 있으면, 텔레비전 화면의 해상도를 올릴 수 있다.
따라서, 인터레이스 화상 신호를 보간 처리에 의해, 모든 수평 주사선에 대한 신호인 프로그레시브 화상 신호로 변환하여, 표시를 행하는 장치가 알려져 있다. 즉, 인터레이스 화상 신호에서의 신호가 없는 수평 주사선에 대하여, 그 필드의 상하의 수평 주사선의 신호나, 전 필드나 후 필드의 해당 수평 주사선의 신호 등을 이용하여 보간 처리를 행하여, 해당 주사선의 신호를 생성하여, 프로그레시브 화상 신호를 생성한다. 이 프로그레시브 화상 신호에 의해, 해상도가 높은 표시를 행할 수 있어, 대화면의 표시에서도 깨끗한 표시를 행할 수 있다.
또한, 이러한 인터레이스 화상 신호를 프로그레시브 화상 신호로 변환하는 IP 변환에 대해서는, 특허 문헌1∼4 등의 기재가 있다.
[특허 문헌1]
일본 특개2002-185933호 공보
[특허 문헌2]
일본 특개2002-112202호 공보
[특허 문헌3]
일본 특개2002-64792호 공보
[특허 문헌4]
일본 특개2001-339694호 공보
그러나, 상기 종래예에서는, IP 변환에 의해, 오리지널 신호의 라인과, 보간 신호의 라인의 2라인분을 얻어, 이들을 2라인분의 출력 버퍼에 기입하고, 이 기입이 종료된 후, 거기로부터 판독하여 출력하였다. 즉, 기입용의 출력 버퍼로서 2라인분, 판독용의 출력 버퍼로서 2라인분의 합계 4라인분의 출력 버퍼를 준비하고, 2라인분씩 교대로 기입 판독을 행하였다. 따라서, 출력 버퍼로서 4라인분의 메모리를 필요로 하였다.
본 발명은, 인터레이스 화상 신호를 프로그레시브 화상 신호로 변환하는 화상 신호 처리 회로로서, 복수 필드의 인터레이스 화상 신호를 기억하는 화상 메모리와, 이 화상 메모리로부터 판독된 각 필드의 신호를 각각 기억하는 변환용 데이터 버퍼와, 이 변환용 데이터 버퍼로부터 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 판독하고, 판독한 신호에 대하여 IP 변환 처리를 행하여 프로그레시브 화상 신호를 얻는 IP 변환 수단과, IP 변환 수단에 의해 얻은 프로그레시브 화상 신호를 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 기입 기억하는 출력 데이터 버퍼와, 이 출력 데이터 버퍼에 대한 상기 IP 변환 수단으로부터의 신호의 기입을 한창 행하고 있는 중에, 상기 출력 데이터 버퍼로부터의 판독 출력을 개시함과 함께, 상기 출력 데이터 버퍼 내의 데이터를 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 판독하는 판독 수단을 갖는 것을 특징으로 한다.
또한, 상기 화상 메모리로부터의 화상 신호의 판독 및 상기 변환용 데이터 버퍼에의 기입은, 인터레이스 화상 신호의 1수평 기간에 대응한 기간에서 행하는 것이 바람직하다.
또한, 상기 화상 메모리로부터의 화상 신호의 판독 및 상기 변환용 데이터 버퍼에의 기입은, 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 행하는 것이 바람직하다.
또한, 상기 화상 메모리로부터의 화상 신호의 판독 및 상기 변환용 데이터 버퍼에의 기입은, 인터레이스 화상 신호의 1수평 기간에 대응한 기간에 간헐적으로 행하는 것이 바람직하다.
<실시예>
이하, 본 발명의 일 실시예에 대하여 도면에 기초하여 설명한다. 도 1은 실시예에서의 보간 처리의 개요를 도시하는 도면이다. 화상 메모리(10)에는, 4필드분의 인터레이스 화상 신호가 순차적으로 기억되어 있다. 이 예에서, 에리어(10-1)에 가장 오래된 필드의 데이터가 기억되어 있고, 에리어(10-2, 10-3, 10-4)의 순으로 순차적으로 새로운 필드의 데이터가 기억되어 있다. 그리고, 에리어(10-3)의 필드가 IP 변환 대상 필드이다. 또한, 에리어(10-1∼10-4)에는, 인터레이스 화상 신호가 순차적으로 기억되기 때문에, 이들 에리어(10-1∼10-4)에는, 홀수 필드의 데이터와 짝수 필드의 데이터가 교대로 기억된다.
IP 대상 필드의 데이터인 에리어(10-3)의 데이터는, 필드내 보간 데이터 생성부(12)에 공급된다. 이 필드내 보간 데이터 생성부(12)에서는, 전의 수평 주사선(수평 라인)의 데이터를 다시 한번 출력함으로써, 데이터가 없는 수평 라인의 출력으로 한다. 또한, 회로적으로 여유가 있으면, 상하 인접하는 1개 건넌 수평 라인에 대한 데이터에 기초하여, 그 중간의 수평 라인의 화상 데이터를 생성해도 된다.
대상 필드의 1개 전의 필드의 데이터인 에리어(10-2)의 데이터는, 필드간 보간 데이터 생성부(14)에 공급된다. 이 에리어(10-2)에서 보간하고자 하는 수평 라인에 대한 데이터를 기억하고 있어, 예를 들면 그대로 해당 수평 라인의 데이터를 출력한다.
에리어(10-1∼10-4)의 데이터는 움직임 정보 검출부(16)에 공급된다. 이 움직임 정보 검출부는, 4개의 필드의 데이터를 비교하여, 필드간의 화상의 일치도에 기초하여, 화상의 움직임을 검출한다. 그리고, 이 검출 결과는 블렌드 계수 α 생성부(18)에 공급된다. 블렌드 계수 α 생성부(18)는, 사전에 정해진 방식에 따라, 움직임이 큰 경우에 커지는 블렌드 계수 α를 발생한다.
필드내 보간 데이터 생성부(12)로부터의 필드내 보간된 데이터는 승산기(20)에 공급되며, 보간하여 얻어진 수평 라인의 데이터에 대하여, 블렌드 계수 α가 승산된다. 한편, 필드간 보간 데이터 생성부(14)로부터의 데이터는, 승산기(22)에 공급되며, 여기에서 (1-α)가 승산된다. 그리고, 승산기(20)의 출력과 승산기(22)의 출력이 가산기(24)에 입력되며, 보간하는 수평 라인의 데이터에 대하여 가산 처리가 행해져, 보간된 프로그레시브 화상 신호가 가산기(24)로부터 출력된다.
또한, 상술한 예에서는, 오리지널 데이터가 그대로 이용되는 수평 라인의 데이터에 대해서도 필드내 보간 데이터 생성부(12) 등을 통과시켰지만, 일단 분리해 두고 후에 삽입해도 된다.
도 2에는, 상술한 바와 같은 동작을 행하기 위한 장치의 상세 구성이 도시되어 있다. 화상 데이터는, 입력 데이터 버퍼(30)를 경유하여, 화상 메모리 I/F(32)에 의해 화상 메모리(10)에 기입된다. 또한, 화상 데이터에 대한 수평 수직 방향의 타이밍을 나타내는 수평 동기 신호(Hsync)는, W 타이밍 제어부(34)에 공급된다. 이 W 타이밍 제어부(34)는, 입력 데이터 버퍼 R/W 제어부(35)를 통해 입력 데이터 버퍼(30)에의 화상 데이터의 기입 및 여기로부터의 판독 타이밍을 제어한다. 또한, W 타이밍 제어부(34)는 화상 메모리 I/F(32)를 제어하여, 입력 데이터 버퍼(30)로부터 보내어져 오는 화상 데이터의 화상 메모리(10)에의 기입 타이밍을 제어한다.
동기 신호는, R 타이밍 제어부(36)에도 공급된다. 화상 메모리(10) 내의 데이터는 화상 메모리 I/F(32)를 통해, 4개의 IP 변환용 데이터 버퍼(38)에 공급된다. 즉, 화상 메모리(10)에는, 도 1에 도시한 바와 같이 4개의 필드의 데이터가 기억되어 있고, 이것이 4개의 IP 변환용 데이터 버퍼(38)에 공급된다. 또한, R 타이밍 제어부(36)가 화상 메모리 I/F(32)에 의한 데이터의 판독을 제어함과 함께, IP 변환용 데이터 버퍼 R/W 제어부(37)를 통해 I/F 변환용 데이터 버퍼(38)에의 기입을 제어한다.
IP 변환용 데이터 버퍼(38)로부터의 데이터는, IP 변환 처리부(40)에 공급되며, 여기에서 보간 처리를 위한 연산이 행해진다. 즉, IP 변환 처리부(40)에서는 필드내 보간, 필드간 보간, 블렌드 계수 산출, 보간 데이터의 작성 등의 처리가 행해진다. 이에 의해, 데이터가 없었던 수평 라인의 데이터가 작성되며, 이 보간 데이터와 원래의 수평 라인의 데이터가 출력 데이터 버퍼 W 제어부(42)를 통해, 4개의 출력 데이터 버퍼(0)(44-1)∼출력 데이터 버퍼(3)(44-4)에 공급된다. 여기서, IP 변환 처리부(40)로부터 2개의 선이 나와 있는 것은, 한쪽이 보간된 수평 라인의 데이터, 다른쪽이 오리지널의 수평 라인의 데이터이다. 그리고, 출력 데이터 버퍼 W 제어부(42)로부터 출력되는 2수평 라인분의 데이터(한쪽이 보간, 다른쪽이 오리지널)가 출력 데이터 버퍼(0)(44-1) 및 출력 데이터 버퍼(1)(44-2)의 조와, 출력 데이터 버퍼(2)(44-1) 및 출력 데이터 버퍼(3)(44-2)의 조에 순차적으로 기입된다.
그리고, 4개의 출력 데이터 버퍼(0)(44-1)∼출력 데이터 버퍼(3)(44-4)의 출력은 출력 데이터 버퍼 리드 데이터 선택부(46)에 공급된다.
여기서, 수평 동기 신호는 출력 동기 신호 생성부(48)에 공급되며, 여기에서 입력 동기 신호에 동기한 2배의 주파수의 출력 수평 동기 신호가 생성된다. 이 출력 수평 동기 신호는 출력 데이터 버퍼 R 제어부(49)에 공급되며, 이 출력 데이터 버퍼 R 제어부(49)가 출력 데이터 버퍼(44-1∼44-4)로부터의 출력 타이밍을 제어함과 함께, 출력 데이터 버퍼 리드 데이터 선택부(46)에 의한 선택을 제어한다. 이에 의해, 출력 데이터 버퍼 리드 데이터 선택부(46)로부터 출력 수평 동기 신호에 동기하여 모든 수평 라인에 대하여 신호를 갖는 프로그레시브 화상 신호가 출력된다.
여기서, 본 실시예에서는, 도 2에 기재한 입력 데이터 버퍼(30)에의 기입은 인터레이스 화상 신호의 전송 클럭인 인터레이스 클럭(입력 화소 클럭)에 동기하여 행해지며, 화상 메모리(10)에의 기입 판독은, 화상 메모리용의 동작 클럭에 의해 행해진다. 입력 데이터 버퍼(30)는, 인터레이스 클럭과 화상 메모리의 동작 클럭 간의 속도차를 흡수한다. 인터레이스 화상 신호의 인터레이스 클럭에 동기하는 수평 동기 신호 및 수직 동기 신호는, W 타이밍 제어부(34)에 공급되며, 입력 데이터 버퍼 R/W 제어부(35)를 통해, 입력 데이터 버퍼(30)에의 화상 데이터의 기입이 제어된다. 또한, 입력 데이터 버퍼 R/W 제어부(35)는, 입력 데이터 버퍼(30)로부터의 판독은, 화상 메모리의 동작 클럭에 따라 행하지만, 입력 데이터 버퍼 R/W 제어부(35) 및 화상 메모리 I/F(32)에는 인터레이스 클럭의 타이밍도 입력되어 있으며, 화상 메모리(10)에의 화상 데이터의 기입은, 인터레이스 클럭에 대응한 것에 제어된다. 또한, R 타이밍 제어부(36)에도 인터레이스 화상 신호의 수평, 수직 동기 신호가 공급되어 있어, R 타이밍 제어부(36)가 이것에 기초하여 화상 메모리(10)로부터 판독을 인터레이스 클럭에 대응한 것으로 제어한다. 또한, 인터레이스 화상 신호의 수직, 수평 동기 신호는, 출력 동기 신호 생성부(48)에 입력되며, 출력 동기 신호 생성부(48)는, 인터레이스 화상 신호의 수직, 수평 동기 신호에 기초하여, 이것의 2배의 주파수(1/2의 주기)의 프로그레시브 출력용의 수평 수직 동기 신호가 생성되며, 이것에 대응하는 인터레이스 클럭의 2배의 속도의 프로그레시브 클럭에 기초하여 IP 변환용 데이터 버퍼(38)로부터의 판독 이후의 처리가 행해진다.
따라서, IP 변환 처리를 프로그레시브 화상 신호의 클럭에 대응한 속도로 행할 수 있어, 출력 데이터 버퍼(44)에 데이터를 한창 기입하고 있는 중에 여기로부터의 판독을 개시해도 판독 어드레스가 기입 어드레스를 추월하지 않는다. 따라서, 출력 데이터 버퍼를 2라인분으로 하여, 프로그레시브 화상 신호의 출력이 가능하게 된다.
도 3에 기초하여 데이터의 움직임에 대하여 설명한다. 화상 메모리(10) 내에는 4필드의 데이터가 입력되어 있으며, 각각의 필드로부터 1라인분의 데이터가 IP 변환용 데이터 버퍼(38)에 추출된다. 예를 들면, IP 변환의 대상으로 되어 있는 필드에서의 n라인의 데이터와, 2필드 전의 데이터인 에리어(10-1)의 n라인의 데이터와, 1필드 전의 n+1라인(보간하는 라인)의 데이터와, 1필드 후의 n+1라인의 데이터가 4개의 IP 변환용 데이터 버퍼(38)에 각각 저장된다. 그리고, IP 변환 처리부(40)로부터는, 대상 필드의 n라인의 데이터(오리지널)와, 필드내 보간(전의 라인의 데이터)과 필드간 보간(1필드 전의 해당 라인의 데이터)을 움직임에 따라 비례 배분하는 보간에 의해 얻어진 n+1라인의 데이터(보간)가 출력되며, 이들이 출력 데이터 버퍼(44-1, 44-2)에 기입된다.
다음으로, 이들 출력 데이터 버퍼(44-1, 44-2)에 기입된 데이터가, 출력 수평 동기 신호에 따라 순차적으로 출력된다.
여기서, IP 변환용 데이터 버퍼(38)에 대한 데이터의 기입은, 입력측 수평 동기 신호에 대응한 클럭에서 행하기 때문에, 입력측의 1H의 기간에서 기입이 종료된다. 한편, IP 변환용 데이터 버퍼(38)로부터의 판독은, 입력측의 수평 동기 기간(1H) 중의 거의 1/2 정도가 경과한 후 개시된다. 이 경우의 판독 클럭은 출력측의 수평 동기 신호에 기초한 것으로, 판독은 입력측의 남은 (1/2)H 이내에서 종료된다. 그리고, IP 변환의 처리도 시간적으로 어긋나지만 입력측의 (1/2)H의 기간에서 종료하여, 이것이 출력 데이터 버퍼(44)에 기입된다. 또한, IP 변환용 데이터 버퍼(38)에의 기입의 종료와, 여기로부터의 판독의 종료는, 거의 동일 타이밍이지만, 어드레스의 추월은 없도록 설정한다.
그리고, 이 출력 데이터 버퍼(44)에의 데이터의 기입에 대하여, 소정 시간 Δ만큼 지연되어 출력 데이터 버퍼(44)로부터의 판독이 개시된다. 데이터의 기입 스피드와 판독 스피드는 기본적으로 동일하며, 판독 위치가 기입 위치를 추월하지 않아, IP 변환 후의 데이터를 순차적으로 판독할 수 있다. 이에 의해, 1개의 출력 데이터 버퍼(44)로부터의 판독은, 출력측의 1H에서 종료된다. 그리고, 출력측의 다음의 1H에서는, 데이터는 기입되어 있지만 아직 출력이 되어 있지 않은 다른 1개의 데이터 버퍼(44)로부터 데이터의 판독 출력이 이루어진다.
이것을 반복함으로써, 1라인분의 출력 데이터 버퍼(44)를 2개만으로 하여, 변환 후의 프로그레시브 화상 신호를 출력할 수 있다.
다음으로, 도 4에는, 화상 메모리의 액세스에 여유가 있는 경우의 예를 도시한다. 이 예에서는, 화상 메모리(10)의 4개의 필드의 에리어로부터 (1/4)H분의 데이터를 순차적으로 판독하여, IP 변환용 데이터 버퍼(38)의 4개의 에리어에 기입한다. 이에 의해, IP 변환이 가능하게 되기 때문에, IP 변환용 데이터 버퍼(38)로부터 데이터를 판독하여, IP 변환을 개시한다. 그리고, 화상 메모리(10)로부터의 판독, IP 변환용 데이터 버퍼에의 기입을 순차적으로 반복하면서 IP 변환을 행한다.
이와 같이, 화상 메모리(10)로부터의 판독을 (1/4)H분으로 분할, 또한 순차적으로 처리함으로써, IP 변환용 데이터 버퍼(38)에는, 1H분의 용량은 필요하지 않게 된다. 즉, (1/4)H를 교대로 사용하는 2뱅크 구성이면 (1/2)H분의 용량으로 할 수 있다.
도 5에는 다른 예가 도시되어 있으며, 이 예에서는 화상 메모리(10)로부터 의 판독을 입력측의 거의 1H의 기간에서, 간헐적으로 행한다. 이에 의해, 도 4의 경우에 비해, 액세스의 집중을 피할 수 있다. 단, IP 변환용 데이터 버퍼(38)에의 기입도 간헐적으로 되기 때문에, IP 변환용 데이터 버퍼(38)의 용량은 1H분 필요로 된다. IP 변환용 데이터 버퍼(38)에의 기입 및 그 후의 처리에 대해서는, 도 4의 경우와 마찬가지이다.
또한, 상술한 설명에서는, IP 변환 처리부 출력 데이터(오리지널)와, IP 변환 처리부 출력 데이터(보간)에 대해서는, 항상 마찬가지로 얻어지도록 기재하였지만, 실제로는 약간 다르다. 즉, IP 변환의 대상으로 되어 있는 필드가 홀수 필드인 경우에는, 오리지널 라인의 아래의 라인의 데이터를 보간에 의해 작성하고, 짝수 필드인 경우에는, 오리지널 라인의 위의 라인의 데이터를 보간에 의해 작성한다. 따라서, 홀수 필드와의 처리의 경우에는, 출력 데이터 버퍼(44)에서, 먼저 출력되는 쪽이 오리지널 데이터이고, 후에 출력되는 쪽이 보간 데이터이다. 한편, 짝수 필드와의 처리의 경우에는, 출력 데이터 버퍼(44)에서, 먼저 출력되는 쪽이 보간 데이터이고, 후에 출력되는 쪽이 오리지널 데이터로 된다.
이상과 같이, 본 발명에 따르면, 인터레이스용 화상 신호의 판독 및 IP 변환 처리를 출력측의 프로그레시브 화상 신호의 수평 기간에 맞춰 행한다. 따라서, 출력 데이터 버퍼에의 기입과 여기로부터의 판독을 동일 속도로 행할 수 있으며, 따라서 1개의 버퍼에 기입하면서 판독하는 것이 가능하게 된다. 따라서, 출력 데이터 버퍼의 필요 용량을 감소할 수 있다.
인터레이스용 화상 신호의 4라인분의 데이터로부터 1라인의 보간 처리 데이터를 작성하고, 오리지널의 1라인과 함께 출력하는 IP 변환 처리를 행하는 경우에 있어서, 종래에는 4라인분의 출력 데이터 버퍼가 필요하였지만, 본 발명에 따르면 2라인분으로 하는 것이 가능하게 된다.
도 1은 IP 변환을 위한 개념적인 구성을 도시하는 도면.
도 2는 IP 변환을 위한 하드 구성을 도시하는 도면.
도 3은 데이터 변환 상태를 도시하는 도면.
도 4는 데이터 변환의 다른 예의 상태를 도시하는 도면.
도 5는 데이터 변환의 또 다른 예의 상태를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 화상 메모리
12 : 필드내 보간 데이터 생성부
14 : 필드간 보간 데이터 생성부
16 : 움직임 정보 검출부
18 : 블렌드 계수 α 생성부
20, 22 : 승산기
24 : 가산기
30 : 입력 데이터 버퍼
34 : W 타이밍 제어부
35 : 입력 데이터 버퍼 R/W 제어부
36 : R 타이밍 제어부
37 : IP 변환용 데이터 버퍼 R/W 제어부
38 : IP 변환용 데이터 버퍼
40 : IP 변환 처리부
42 : 출력 데이터 버퍼 W 제어부
44 : 출력 데이터 버퍼
46 : 출력 데이터 버퍼 리드 데이터 선택부
48 : 출력 동기 신호 생성부
49 : 출력 데이터 버퍼 R 제어부
50 : 출력 동기 신호 생성부
52 : 출력 데이터 버퍼 R 제어부

Claims (4)

  1. 인터레이스 화상 신호를 프로그레시브 화상 신호로 변환하는 화상 신호 처리 회로로서,
    복수 필드의 인터레이스 화상 신호를 기억하는 화상 메모리와,
    상기 화상 메모리로부터 판독된 각 필드의 신호를 각각 기억하는 변환용 데이터 버퍼와,
    상기 변환용 데이터 버퍼로부터 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 판독하고, 판독한 신호에 대하여 IP 변환 처리를 행하여 프로그레시브 화상 신호를 얻는 IP 변환 수단과,
    IP 변환 수단에 의해 얻은 프로그레시브 화상 신호를 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 기입하여 기억하는 출력 데이터 버퍼와,
    상기 출력 데이터 버퍼에 대한 상기 IP 변환 수단으로부터의 신호의 기입을 한창 행하고 있는 중에, 상기 출력 데이터 버퍼로부터의 판독 출력을 개시함과 함께, 상기 출력 데이터 버퍼 내의 데이터를 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 판독하는 판독 수단
    을 갖는 것을 특징으로 하는 화상 신호 처리 회로.
  2. 제1항에 있어서,
    상기 화상 메모리로부터의 화상 신호의 판독 및 상기 변환용 데이터 버퍼에의 기입은, 인터레이스 화상 신호의 1수평 기간에 대응한 기간에서 행하는 것을 특징으로 하는 화상 신호 처리 회로.
  3. 제1항에 있어서,
    상기 화상 메모리로부터의 화상 신호의 판독 및 상기 변환용 데이터 버퍼에의 기입은, 인터레이스 화상 신호의 1수평 기간의 1/2에 대응한 기간에서 행하는 것을 특징으로 하는 화상 신호 처리 회로.
  4. 제1항에 있어서,
    상기 화상 메모리로부터의 화상 신호의 판독 및 상기 변환용 데이터 버퍼에의 기입은, 인터레이스 화상 신호의 1수평 기간에 대응한 기간에 간헐적으로 행하는 것을 특징으로 하는 화상 신호 처리 회로.
KR1020040069602A 2003-09-02 2004-09-01 화상 신호 처리 회로 KR100620930B1 (ko)

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