KR20050024099A - method of fabricating SRAM device and SRAM device fabricated thereby - Google Patents

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KR20050024099A KR1020030061910A KR20030061910A KR20050024099A KR 20050024099 A KR20050024099 A KR 20050024099A KR 1020030061910 A KR1020030061910 A KR 1020030061910A KR 20030061910 A KR20030061910 A KR 20030061910A KR 20050024099 A KR20050024099 A KR 20050024099A
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Abstract

PURPOSE: A method of manufacturing an SRAM(Static Random Access Memory) device and the SRAM device thereof are provided to prevent impurities from diffusing between an N type gate electrode and a P type gate electrode by using a gate isolating layer. CONSTITUTION: A gate conductive layer is formed on a semiconductor substrate(300) with an NMOS(N channel Metal Oxide Semiconductor) transistor region and a PMOS(P channel MOS) transistor region. An N type gate electrode(307a) and a P type gate electrode(309a) are formed within the NMOS and PMOS transistor regions by patterning the gate conductive layer. At this time, the N type and P type gate electrodes are adjacent to each other. An insulating layer for filling a gap between the N type and P type gate electrodes is formed thereon. A spacer(316) for covering sidewalls of the gate electrodes and a gate isolating layer(318) between the gate electrodes are simultaneously formed by performing an etch-back process on the insulating layer.

Description

에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자{method of fabricating SRAM device and SRAM device fabricated thereby}Method of fabricating SRAM device and SRAM device manufactured thereby Method of fabricating SRAM device and SRAM device fabricated thereby

본 발명은 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자에 관한 것으로, 특히 에스램(static random access memory)소자의 제조방법 및 그에 의해 제조된 에스램 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device manufactured thereby, and more particularly, to a method for manufacturing a static random access memory (SRAM) device and an SRAM device manufactured thereby.

반도체 메모리 소자중의 하나인 에스램(SRAM)소자는 디램(DRAM) 소자에 비하여 낮은 전력소모 및 빠른 동작 속도를 갖는 장점을 갖는다. 따라서, 상기 에스램 소자는 휴대용 전자제품에 널리 채택되고 있다. 이에 더하여, 상기 에스램 소자는 컴퓨터의 캐쉬 메모리 소자로서 널리 사용되고 있다.One of the semiconductor memory devices, an SRAM device, has an advantage of having a low power consumption and a high operating speed as compared to a DRAM device. Therefore, the SRAM device has been widely adopted in portable electronic products. In addition, the SRAM device is widely used as a cache memory device of a computer.

상기 에스램 소자의 단위 셀들은 부하저항 셀(load resistor cell) 및 씨모스 셀(CMOS cell)로 분류될 수 있다. 상기 부하저항 셀은 부하소자로서 저항체를 사용하고, 상기 씨모스 셀은 부하소자로서 PMOS 트랜지스터를 사용한다. 이중 상기 씨모스 셀은 다시 박막 트랜지스터 셀 및 완전 씨모스 셀(Full CMOS cell)로 분류될 수 있다. 상기 박막 트랜지스터 셀은 부하소자로서 PMOS 박막 트랜지스터를 사용하고, 상기 완전 씨모스 셀은 부하소자로서 반도체기판에 형성되는 PMOS 벌크 트랜지스터를 사용한다. 상기 박막 트랜지스터 셀은 상기 완전 씨모스 셀에 비하여 집적도 측면에서 유리하나, 그 제조공정이 복잡한 단점을 갖는다. 따라서, 최근에 상기 완전 씨모스 셀이 에스램 소자에 널리 채택되고 있다.The unit cells of the SRAM device may be classified into a load resistor cell and a CMOS cell. The load resistance cell uses a resistor as a load element, and the CMOS cell uses a PMOS transistor as a load element. The CMOS cells may be further classified into thin film transistor cells and full CMOS cells. The thin film transistor cell uses a PMOS thin film transistor as a load element, and the complete CMOS cell uses a PMOS bulk transistor formed on a semiconductor substrate as a load element. The thin film transistor cell is advantageous in terms of integration degree compared to the full CMOS cell, but has a disadvantage in that the manufacturing process is complicated. Therefore, recently, the complete CMOS cell has been widely adopted in SRAM devices.

상기 완전 씨모스 에스램 셀은 한 쌍의 NMOS 구동 트랜지스터들, 한 쌍의 NMOS 전송 트랜지스터들 및 한 쌍의 PMOS 부하 트랜지스터들을 포함한다. 이 경우에, 상기 한 쌍의 NMOS 구동 트랜지스터들중 어느 하나와 상기 한 쌍의 PMOS 부하 트랜지스터들중 어느 하나는 제1 인버터를 구성하고, 상기 한 쌍의 NMOS 구동 트랜지스터들중 다른 하나와 상기 한 쌍의 PMOS 부하 트랜지스터들중 다른 하나는 제2 인버터를 구성한다. 상기 각 인버터들의 상기 NMOS 구동 트랜지스터 및 상기 PMOS 부하 트랜지스터는 하나의 게이트 전극을 공유한다. 즉 하나의 에스램 셀 영역 내에는 한 쌍의 듀얼 게이트 전극들이 형성된다. 여기서, 상기 듀얼 게이트 전극들의 각각은 서로 연결된 N형의 게이트 전극 및 P형의 게이트 전극으로 구성된다. The full CMOS SRAM cell includes a pair of NMOS driving transistors, a pair of NMOS transfer transistors, and a pair of PMOS load transistors. In this case, either one of the pair of NMOS driving transistors and one of the pair of PMOS load transistors constitutes a first inverter, and the pair of the other of the pair of NMOS driving transistors. Another one of the PMOS load transistors constitutes a second inverter. The NMOS driving transistor and the PMOS load transistor of each of the inverters share one gate electrode. That is, a pair of dual gate electrodes are formed in one SRAM cell region. Here, each of the dual gate electrodes includes an N-type gate electrode and a P-type gate electrode connected to each other.

도 1은 종래의 완전 씨모스 에스램 셀의 일 부분을 보여주는 단면도이다. 도 1에 있어서, 참조부호 "A"로 표시된 영역은 NMOS 구동 트랜지스터 영역(이하 NMOS 영역이라 한다.)이고, 참조부호 "B"로 표시된 영역은 상기 NMOS 구동 트랜지스터 영역에 인접한 PMOS 부하 트랜지스터 영역(이하 PMOS 영역이라 한다.)이다.1 is a cross-sectional view showing a portion of a conventional fully CMOS SRAM cell. In Fig. 1, the region denoted by reference numeral "A" is an NMOS driving transistor region (hereinafter referred to as NMOS region), and the region denoted by "B" is a PMOS load transistor region adjacent to the NMOS driving transistor region (hereinafter referred to as "N"). PMOS region).

도 1을 참조하면, 반도체기판(100)의 소정영역에 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 상기 NMOS 영역(A) 및 상기 PMOS 영역(B) 내에 활성영역들을 한정한다. 상기 소자분리막(102)을 갖는 상기 반도체기판 상에 게이트산화막(104) 및 폴리실리콘막을 차례로 형성한다. 상기 폴리실리콘막을 패터닝하여 상기 NMOS 영역 및 PMOS 영역(A,B)을 가로지르는 듀얼 게이트 전극(106)을 형성한다. 상기 듀얼 게이트 전극(106)은 상기 NMOS 영역(A) 상부의 N형 게이트 전극(108)과 상기 PMOS 영역(B) 상부의 P형 게이트 전극(110)이 서로 연결된 구조를 갖는다. 그 후 상기 NMOS 영역(A) 및 PMOS 영역(B)에 각각 선택적으로 N형 불순물 이온들 및 P형 불순물 이온들을 주입하여 상기 활성영역들내에 소스 및 드레인을 각각 형성하고, 동시에 상기 N형 게이트 전극(108) 및 P형 게이트 전극(110) 내에 각각 N형 불순물 이온들 및 P형 불순물 이온들을 주입한다. 상기 불순물 이온들의 확산깊이는 상기 듀얼 게이트 전극(106)에서는 깊어야 하며, 상기 소스 및 드레인에서는 얕아야 한다. Referring to FIG. 1, an isolation layer 102 is disposed in a predetermined region of a semiconductor substrate 100. The device isolation layer 102 defines active regions in the NMOS region A and the PMOS region B. A gate oxide film 104 and a polysilicon film are sequentially formed on the semiconductor substrate having the device isolation film 102. The polysilicon layer is patterned to form dual gate electrodes 106 crossing the NMOS region and the PMOS regions A and B. The dual gate electrode 106 has a structure in which an N-type gate electrode 108 on the NMOS region A and a P-type gate electrode 110 on the PMOS region B are connected to each other. Thereafter, N-type impurity ions and P-type impurity ions are selectively implanted into the NMOS region A and the PMOS region B, respectively, to form a source and a drain in the active regions, respectively. N-type impurity ions and P-type impurity ions are implanted into the 108 and the P-type gate electrode 110, respectively. The diffusion depth of the impurity ions should be deep in the dual gate electrode 106 and shallow in the source and drain.

상술한 바와 같이 소스 영역과 드레인 영역 및 상기 N형 게이트 전극(108) 또는 P형 게이트 전극(110) 내에 동시에 불순물이온들을 주입하는 경우에, 상기 소스 및 드레인에서의 불순물 이온들의 확산깊이를 우선적으로 고려하게 되면 상기 N형 게이트 전극(108) 및 P형 게이트 전극(110)에서의 상기 불순물 이온들의 확산층의 깊이가 충분하지 못하게 된다. 그 결과 상기 N형 게이트 전극(108) 및 P형 게이트 전극(110) 하부에 디플리션(depletion) 영역이 발생하게 되어 상기 완전 씨모스 트랜지스터의 특성을 저하시킨다. 또 상기 N형 게이트 전극(108) 및 P형 게이트 전극(110)에서의 불순물 이온들의 확산깊이를 우선적으로 고려하게 되면 상기 소스 및 드레인에서의 얕은 접합(shallow junction)을 구현하기 어렵고, 펀치-쓰로우(punch-through)에 취약하게 된다.As described above, when impurity ions are simultaneously implanted into the source region and the drain region and the N-type gate electrode 108 or the P-type gate electrode 110, the diffusion depth of impurity ions in the source and drain is preferentially given. In consideration of this, the depth of the diffusion layer of the impurity ions in the N-type gate electrode 108 and the P-type gate electrode 110 is insufficient. As a result, a depletion region is generated under the N-type gate electrode 108 and the P-type gate electrode 110, thereby degrading the characteristics of the complete CMOS transistor. In addition, considering the diffusion depth of the impurity ions in the N-type gate electrode 108 and the P-type gate electrode 110, it is difficult to realize a shallow junction in the source and drain, and punch-write It is vulnerable to punch-through.

이러한 단점들을 극복하기 위한 방법으로 상기 듀얼 게이트 전극(106)을 형성하기 전에 상기 반도체기판(100)상에 폴리실리콘막을 형성한 후 상기 폴리콘실리콘막상의 상기 NMOS 영역(A) 및 PMOS 영역(B)에 선택적으로 각각 N형 및 P형 불순물이온들을 프리도핑(pre-doping)하는 공정을 추가하여 상기 디플리션 현상을 억제한다.In order to overcome these disadvantages, a polysilicon film is formed on the semiconductor substrate 100 before the dual gate electrode 106 is formed, and then the NMOS region A and the PMOS region B on the polysilicon film are formed. ) Selectively inhibits the depletion phenomenon by adding a step of pre-doping the N-type and P-type impurity ions, respectively.

그러나 상술한 바와 같이 프리도핑 공정을 추가하는 경우에는 후속의 소스 및 드레인 불순물 이온주입 공정에서 상기 듀얼 게이트 전극(106) 내로 과다한 불순물 이온들이 주입될 수 있다. 그 결과 후속의 어닐링공정에서 상기 N형 게이트 전극(108) 및 P형 게이트 전극(110)내의 각 N타입 및 P타입 불순물들이 상기 N형 게이트 전극(108) 및 P형 게이트 전극(110)의 계면을 통해 상호 확산(112)하여 상 기 인버터를 구성하고 있는 NMOS 구동 트랜지스터 및 PMOS 부하 트랜지스터들의 문턱전압을 변동시키는등 상기 완전 씨모스 에스램 소자의 특성을 저하시킬 수 있다.However, when the pre-doping process is added as described above, excess impurity ions may be implanted into the dual gate electrode 106 in a subsequent source and drain impurity ion implantation process. As a result, in the subsequent annealing process, each of the N-type and P-type impurities in the N-type gate electrode 108 and the P-type gate electrode 110 is an interface between the N-type gate electrode 108 and the P-type gate electrode 110. Through the diffusion 112, the threshold voltages of the NMOS driving transistors and the PMOS load transistors constituting the inverter may be changed to deteriorate characteristics of the complete CMOS SRAM device.

본 발명이 이루고자 하는 기술적 과제는 에스램 소자에 있어서 듀얼 게이트 전극을 구성하는 N형 게이트 전극 및 P형 게이트 전극 계면에서의 불순물 이온들의 상호확산을 억제할 수 있는 에스램 소자의 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing an S-RAM device capable of suppressing interdiffusion of impurity ions at an N-type gate electrode and a P-type gate electrode interface constituting a dual gate electrode in an S-RAM device. There is.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 에스램 소자의 제조방법에 의하여 제조된 에스램 소자를 제공하는데 있다.Another object of the present invention is to provide an SRAM device manufactured by the method of manufacturing the SRAM device.

상기 기술적 과제를 이루기 위하여, 본 발명은 에스램 소자의 제조방법을 제공한다. 이 방법은 서로 인접한 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체기판 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역 내에 각각 N형 게이트 전극 및 P형 게이트 전극을 형성하되, 상기 N형 게이트 전극의 일 단은 상기 P형 게이트 전극의 일 단에 인접하도록 형성한다. 상기 N형 게이트 전극 및 P형 게이트 전극을 갖는 반도체기판의 전면 상에 절연막을 형성하되, 상기 절연막은 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역 사이의 경계영역 상에 위치하는 상기 N형 게이트 전극 및 P형 게이트 전극 사이의 갭 영역을 채우도록 형성 한다. 상기 절연막을 에치백하여 상기 게이트 패턴들의 측벽들을 덮는 스페이서를 형성함과 동시에 상기 N형 게이트 전극 및 P형 게이트 전극 사이의 상기 갭 영역 내에 잔존하는 게이트 분리막을 형성한다. 이어서 상기 게이트 분리막을 덮고 상기 N형 게이트 전극 및 P형 게이트 전극의 상부면들과 접촉하는 국부배선을 형성한다. In order to achieve the above technical problem, the present invention provides a method for manufacturing the SRAM device. This method forms a gate conductive film on a semiconductor substrate having NMOS transistor regions and PMOS transistor regions adjacent to each other. The gate conductive layer is patterned to form an N-type gate electrode and a P-type gate electrode in the NMOS transistor region and the PMOS transistor region, respectively, wherein one end of the N-type gate electrode is adjacent to one end of the P-type gate electrode. Form. An insulating film is formed on the entire surface of the semiconductor substrate having the N-type gate electrode and the P-type gate electrode, wherein the insulating film is located on the boundary region between the NMOS transistor region and the PMOS transistor region. It is formed to fill the gap region between the type gate electrode. The insulating layer is etched back to form a spacer covering sidewalls of the gate patterns, and a gate separation layer remaining in the gap region between the N-type gate electrode and the P-type gate electrode is formed. Subsequently, a local wiring is formed to cover the gate separation layer and to contact upper surfaces of the N-type gate electrode and the P-type gate electrode.

상기 다른 기술적 과제를 이루기 위하여, 본 발명은 상기 에스램 소자의 제조방법에 의해 제조된 에스램 소자를 제공한다. 상기 에스램 소자는 NMOS 트랜지스터 영역 및 이와 인접한 PMOS 트랜지스터 영역을 갖는 반도체 기판을 포함한다. 상기 NMOS 트랜지스터 영역 내의 상기 반도체기판 상에 배치된 N형 게이트 전극 및 상기 PMOS 트랜지스터 영역 내의 상기 반도체기판 상에 배치되되 그것의 일단은 상기 N형 게이트 전극의 일단에 인접하도록 배치된 P형 게이트 전극을 포함한다. 또 한, 상기 N형 게이트 전극 및 P형 게이트 전극의 측벽들을 덮는 스페이서들 및 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 사이의 경계 영역상에 위치하는 상기 N형 게이트 전극 및 P형 게이트 전극 사이의 갭 영역 내에 잔존하는 게이트 분리막을 포함한다. 상기 게이트 분리막을 덮고 상기 N형 게이트 전극 및 P형 게이트 전극의 상부면과 접촉하는 국부배선을 포함한다.In order to achieve the above another technical problem, the present invention provides an SRAM device manufactured by the method of manufacturing the SRAM device. The SRAM device includes a semiconductor substrate having an NMOS transistor region and an adjacent PMOS transistor region. An N-type gate electrode disposed on the semiconductor substrate in the NMOS transistor region and a P-type gate electrode disposed on the semiconductor substrate in the PMOS transistor region, one end of which is adjacent to one end of the N-type gate electrode; Include. Further, spacers covering sidewalls of the N-type gate electrode and the P-type gate electrode and a gap region between the N-type gate electrode and the P-type gate electrode positioned on the boundary region between the NMOS transistor region and the PMOS transistor region. And a gate separator remaining in the film. A local wiring covering the gate separation layer and contacting upper surfaces of the N-type gate electrode and the P-type gate electrode.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 2는 일반적인 완전 씨모스 에스램 소자의 단위셀 회로도이다.2 is a unit cell circuit diagram of a typical complete CMOS SRAM device.

도 2를 참조하면, 상기 완전 씨모스 에스램 소자의 단위셀은 인버터로 제공되어지는 한쌍의 씨모스 트랜지스터(C1,C2)와 전송 트랜지스터로 제공되어지는 두개의 NMOS 트랜지스터들로 구성된다. 상기 씨모스 트랜지스터들(C1,C2)은 제1 NMOS 트랜지스터(Q3) 및 제1 PMOS 트랜지스터로 구성되는 제1 씨모스 트랜지스터 (C1)와 제2 NMOS 트랜지스터(Q4) 및 제2 PMOS 트랜지스터로 구성되는 제2 씨모스 트랜지스터(C2)로 구성된다. 상기 제1 및 제2 NMOS 트랜지스터들(Q3,Q4)은 구동 트랜지스터(driver transistor)로 제공되어 지며, 상기 제1 및 제2 PMOS 트랜지스터들(Q5,Q6)은 부하 트랜지스터(load transistor)로 제공되어 진다. 상기 제1 씨모스 트랜지스터(C1)의 스토리지 노드(storage node;N1)는 상기 제2 NMOS 트랜지스터(Q4) 및 제2 PMOS 트랜지스터(Q6)의 게이트와 연결되며, 상기 제2 씨모스 트랜지스터 (C2) 스토리지 노드(storage node;N2)는 상기 제1 NMOS 트랜지스터(Q3) 및 제1 PMOS 트랜지스터(Q5)의 게이트와 연결된다. 상기 전송 트랜지스터들(Q1,Q2)의 소스들은 비트라인들(BL,/BL)과, 게이트들은 워드라인(WL)과 각각 연결되며, 드레인들은 상기 한쌍의 씨모스 트랜지스터(C1,C2)의 스토리지 노드들 (N1,N2)과 각각 연결된다. 또 상기 부하 트랜지스터들(Q5,Q6)의 소스들은 전원전압(Vcc)과 연결되며, 상기 구동 트랜지스터들(Q3,Q4) 소스들은 접지전원(Vss)과 연결된다.Referring to FIG. 2, the unit cell of the complete CMOS SRAM device includes a pair of CMOS transistors C1 and C2 provided as an inverter and two NMOS transistors provided as a transfer transistor. The CMOS transistors C1 and C2 may include a first CMOS transistor C1 including a first NMOS transistor Q3 and a first PMOS transistor, a second NMOS transistor Q4, and a second PMOS transistor. It consists of the 2nd CMOS transistor C2. The first and second NMOS transistors Q3 and Q4 are provided as driver transistors, and the first and second PMOS transistors Q5 and Q6 are provided as load transistors. Lose. A storage node N1 of the first CMOS transistor C1 is connected to a gate of the second NMOS transistor Q4 and the second PMOS transistor Q6, and the second CMOS transistor C2 is connected to the gate of the second NMOS transistor Q4. A storage node N2 is connected to the gates of the first NMOS transistor Q3 and the first PMOS transistor Q5. Sources of the transfer transistors Q1 and Q2 are connected to bit lines BL and / BL, gates are connected to word lines WL, and drains of the pair of CMOS transistors C1 and C2 are stored. Are connected to nodes N1 and N2, respectively. The sources of the load transistors Q5 and Q6 are connected to a power supply voltage Vcc, and the sources of the driving transistors Q3 and Q4 are connected to a ground power supply Vss.

도 3은 본 발명의 일 실시예에 의한 완전 씨모스 에스램 소자의 셀어레이의 일부 평면도이고, 도 4 내지 도 11은 본 발명의 일 실시예에 의한 완전 씨모스 에스램 소자의 제조방법을 설명하기 위하여 도 3의 Ⅰ∼Ⅰ′에 따라 취해진 단면도들이다. 도 3 내지 도 11에 있어서, 참조부호 "A'"로 표시된 영역은 NMOS 트랜지스터 영역(이하 NMOS 영역이라 한다.)이고, 참조부호 "B'"로 표시된 영역은 상기 NMOS 트랜지스터 영역에 인접한 PMOS 트랜지스터 영역(이하 PMOS 영역이라 한다.)이다.3 is a partial plan view of a cell array of a fully CMOS SRAM device according to an embodiment of the present invention, Figures 4 to 11 illustrate a method of manufacturing a complete CMOS SRAM device according to an embodiment of the present invention. 3 are cross-sectional views taken along the lines I to I 'of FIG. 3 to 11, a region denoted by reference numeral 'A' is an NMOS transistor region (hereinafter referred to as NMOS region), and a region denoted by reference numeral 'B' 'is a PMOS transistor region adjacent to the NMOS transistor region. (Hereinafter referred to as PMOS region).

도 3 및 도 4를 참조하면, 반도체기판(300)의 소정영역에 소자분리막(302)이 형성된다. 상기 소자분리막(302)은 상기 NMOS 영역(A') 및 상기 PMOS 영역(B') 내에 활성영역들(301)을 한정한다. 이후 통상적인 웰형성 공정을 수행하여 상기 반도체기판(300)내에 N형웰 및 P형웰을 각각 형성한다. 이어서 상기 소자분리막 (302)을 갖는 반도체기판 상에 게이트 산화막(304) 및 게이트 도전막(306)을 차례로 형성한다. 상기 게이트 산화막(304)은 열산화막으로 형성 할 수 있다. 상기 게이트 도전막(306)은 폴리실리콘막으로 형성 할 수 있다.3 and 4, an isolation layer 302 is formed in a predetermined region of the semiconductor substrate 300. The isolation layer 302 defines active regions 301 in the NMOS region A ′ and the PMOS region B ′. Thereafter, a conventional well forming process is performed to form N type wells and P type wells in the semiconductor substrate 300, respectively. Subsequently, a gate oxide film 304 and a gate conductive film 306 are sequentially formed on the semiconductor substrate having the device isolation film 302. The gate oxide film 304 may be formed of a thermal oxide film. The gate conductive layer 306 may be formed of a polysilicon layer.

도 3 및 도 5를 참조하면, 상기 PMOS 영역(B′)의 상기 게이트 도전막(306)상에 제1 포토레지스트 패턴(308)을 형성한다. 상기 제1 포토레지스트 패턴(308)을 이온주입 마스크로 하여 상기 NMOS 영역(A′)의 상기 게이트 도전막(306)내에 N형 불순물 이온들(310)을 주입한다. 이어서 상기 PMOS 영역(B′)에 대하여도 동일한 공정을 시행하여 상기 PMOS 영역(B′)의 상기 게이트 도전막(306)내에 P형 불순물 이온들을 주입한다. 그 결과 상기 NMOS 영역(A') 및 PMOS 영역 (B′)의 상기 게이트 도전막(306)내에 각각 N형 불순물 확산층(307) 및 P형 불순물 확산층(309)이 형성된다. 3 and 5, a first photoresist pattern 308 is formed on the gate conductive layer 306 of the PMOS region B ′. N-type impurity ions 310 are implanted into the gate conductive layer 306 of the NMOS region A ′ using the first photoresist pattern 308 as an ion implantation mask. Subsequently, the same process is performed on the PMOS region B 'to implant P-type impurity ions into the gate conductive layer 306 of the PMOS region B'. As a result, an N-type impurity diffusion layer 307 and a P-type impurity diffusion layer 309 are formed in the gate conductive film 306 of the NMOS region A 'and the PMOS region B', respectively.

도 3 및 도 6을 참조하면, 상기 게이트 도전막(306)을 패터닝하여 상기 NMOS 영역(A') 및 상기 PMOS 영역(B')의 상기 반도체기판 상에 각각 N형 게이트 전극 (307a) 및 P형 게이트 전극(309a)을 형성한다. 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a)은 도 3에 나타낸 바와 같이 상기 NMOS 영역(A') 및 PMOS 영역(B′)을 가로지르는 방향으로 형성한다. 또한 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a)은 상기 NMOS 영역(A') 및 PMOS 영역(B′) 사이의 경계 영역의 소자분리막(302)상에서 갭영역을 가지도록 패터닝 된다. 3 and 6, the gate conductive layer 306 is patterned to form N-type gate electrodes 307a and P on the semiconductor substrates of the NMOS region A ′ and the PMOS region B ′, respectively. The type gate electrode 309a is formed. As shown in FIG. 3, the N-type gate electrode 307a and the P-type gate electrode 309a are formed in a direction crossing the NMOS region A 'and the PMOS region B'. In addition, the N-type gate electrode 307a and the P-type gate electrode 309a are patterned to have a gap region on the device isolation layer 302 of the boundary region between the NMOS region A 'and the PMOS region B'. .

도 3 및 도 7을 참조하면, 상기 N형 게이트 전극(307a) 및 P형 게이트 전극 (309a)을 갖는 상기 반도체기판의 PMOS 영역(B′) 상에 제2 포토레지스트 패턴 (312)을 형성한다. 상기 제2 포토레지스트 패턴(312)을 이온 주입 마스크로 하여 상기 NMOS 영역(A′)의 상기 반도체기판 내에 N형 불순물 이온들(314)을 주입한다. 이어서 상기 PMOS 영역(B′)에 대하여도 동일한 공정을 시행하여 상기 PMOS 영역 (B′)의 상기 반도체기판 내에 P형 불순물 이온들을 주입한다. 그 결과 상기 NMOS 영역(A') 및 PMOS 영역(B′)의 활성영역들(301) 내에 LDD 소스 및 LDD 드레인들이 각각 형성된다. 동시에 상술한 바와 같이 상기 게이트 도전막(306) 내에 불순물 이온들을 주입하는 공정에서 프리도핑된 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a)내에 재차 불순물이온들이 주입된다. 3 and 7, a second photoresist pattern 312 is formed on the PMOS region B ′ of the semiconductor substrate having the N-type gate electrode 307a and the P-type gate electrode 309a. . N-type impurity ions 314 are implanted into the semiconductor substrate of the NMOS region A 'using the second photoresist pattern 312 as an ion implantation mask. Subsequently, the same process is performed on the PMOS region B 'to implant P-type impurity ions into the semiconductor substrate of the PMOS region B'. As a result, LDD sources and LDD drains are formed in the active regions 301 of the NMOS region A 'and the PMOS region B', respectively. At the same time, impurity ions are again implanted into the N-type gate electrode 307a and the P-type gate electrode 309a which are pre-doped in the process of implanting the impurity ions into the gate conductive layer 306 as described above.

도 3 및 도 8을 참조하면, 상기 LDD 소스 및 LDD 드레인을 갖는 반도체기판 (300)의 전면 상에 절연막을 형성한다. 상기 절연막은 상기 NMOS 영역(A') 및 PMOS 영역(B′) 사이의 경계영역 상에 위치하는 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a) 사이의 갭 영역을 채우도록 형성한다. 상기 절연막은 질화실리콘막으로 형성할 수 있다. 이어서 상기 절연막을 에치백 하여 상기 N형 게이트 전극(307a) 및 P형 게이트 전극 (309a)의 측벽들을 덮는 스페이서(316)를 형성한다. 동시에 상기 N형 게이트 전극 (307a) 및 P형 게이트 전극(309a) 사이의 상기 갭 영역내에 잔존하는 게이트 분리막(318)을 형성한다. 상기 게이트 분리막 (318)은 상기 NMOS 영역(A') 및 PMOS 영역(B) 경계의 소자분리막(302)상에 형성되며, 상기 게이트 분리막(318)의 양측벽은 각각 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a)의 일측벽들과 접하도록 형성된다.3 and 8, an insulating film is formed on the entire surface of the semiconductor substrate 300 having the LDD source and the LDD drain. The insulating layer is formed to fill the gap region between the N-type gate electrode 307a and the P-type gate electrode 309a positioned on the boundary region between the NMOS region A 'and the PMOS region B'. . The insulating film may be formed of a silicon nitride film. Subsequently, the insulating layer is etched back to form a spacer 316 covering sidewalls of the N-type gate electrode 307a and the P-type gate electrode 309a. At the same time, a gate separation film 318 remaining in the gap region between the N-type gate electrode 307a and the P-type gate electrode 309a is formed. The gate isolation layer 318 is formed on the device isolation layer 302 at the boundary between the NMOS region A 'and the PMOS region B, and both sidewalls of the gate isolation layer 318 are formed on the N-type gate electrode 307a, respectively. And one side walls of the P-type gate electrode 309a.

도 3 및 도 9를 참조하면, 상기 스페이서(316) 및 게이트 분리막(318)을 갖는 상기 반도체기판의 PMOS 영역(B′) 상에 제3 포토레지스트 패턴(320)을 형성 한다. 상기 제3 포토레지스트 패턴(320)을 이온주입 마스크로 하여 상기 NMOS 영역 (A′)의 상기 반도체기판 내에 N형 불순물 이온들(322)을 주입한다. 이어서 상기 PMOS 영역(B′)에 대하여도 동일한 공정을 시행하여 상기 PMOS 영역(B′)의 상기 반도체기판 내에 P형 불순물 이온들을 주입한다. 그 결과 상기 NMOS 영역(A') 및 PMOS 영역(B)의 활성영역들(301) 내에 소스 및 드레인들이 각각 형성된다. 동시에 상기 NMOS 영역(A') 및 PMOS 영역(B′)의 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a) 내에 N형 불순물 이온들 및 P형 불순물 이온들이 각각 선택적으로 다시 주입된다.3 and 9, a third photoresist pattern 320 is formed on the PMOS region B ′ of the semiconductor substrate having the spacer 316 and the gate isolation layer 318. N-type impurity ions 322 are implanted into the semiconductor substrate of the NMOS region A ′ using the third photoresist pattern 320 as an ion implantation mask. Subsequently, the same process is performed on the PMOS region B 'to implant P-type impurity ions into the semiconductor substrate of the PMOS region B'. As a result, sources and drains are formed in the active regions 301 of the NMOS region A 'and the PMOS region B, respectively. At the same time, N-type impurity ions and P-type impurity ions are selectively implanted into the N-type gate electrode 307a and the P-type gate electrode 309a of the NMOS region A 'and the PMOS region B', respectively. .

도 3 및 도 10을 참조하면, 상기 소스 및 드레인들을 갖는 상기 반도체기판 (300)상의 전면에 층간절연막(324)을 형성한다. 이어서 상기 층간절연막(324)의 상부면을 평탄화 한다. 상기 층간절연막(324)은 산화실리콘막으로 형성 할 수 있다. 이어서 상기 층간절연막(324)을 패터닝하여 상기 게이트 분리막(318)의 상부면과 상기 게이트 분리막(318)의 양측벽과 접하고 있는 양쪽의 상기 N형 게이트 전극 (307a) 및 P형 게이트 전극(309a)의 상부면을 연속적으로 노출시키는 배선 그루브 (326)를 형성한다.3 and 10, an interlayer insulating film 324 is formed on the entire surface of the semiconductor substrate 300 having the source and drain. Subsequently, an upper surface of the interlayer insulating film 324 is planarized. The interlayer insulating film 324 may be formed of a silicon oxide film. Subsequently, the interlayer insulating layer 324 is patterned so that the N-type gate electrode 307a and the P-type gate electrode 309a of both sides contact the upper surface of the gate isolation layer 318 and both sidewalls of the gate isolation layer 318. A wiring groove 326 is formed to expose the top surface of the substrate continuously.

도 3 및 도 11을 참조하면, 상기 배선 그루브(326)를 갖는 상기 반도체기판 (300)의 전면 상에 상기 배선 그루브(326)를 채우도록 도전성물질을 증착한다. 이어서 화학적 기계적 연마(chemical mechanical polishing)등의 평탄화 공정을 수행하여 상기 층간절연막(324)의 상부면이 노출될 때 까지 상기 도전성물질을 연마한다. 그 결과 상기 배선 그루브(326) 내에 상기 도전성물질로 이루어진 국부배선 (328)이 형성된다. 상기 국부배선(328)은 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a)과 오믹 콘택(ohmic contact)을 이루도록 금속 배선으로 형성하는 것이 바람직하다. 상기 국부배선(328)은 텅스텐으로 형성될 수 있다. 상기 국부배선(328)은 상기 게이트 분리막(318)에 의하여 전기적으로 절연된 상기 게이트 분리막(318) 양옆의 상기 N형 게이트 전극(307a) 및 P형 게이트 전극(309a)을 전기적으로 연결한다. 3 and 11, a conductive material is deposited to fill the wiring groove 326 on the entire surface of the semiconductor substrate 300 having the wiring groove 326. Subsequently, a planarization process such as chemical mechanical polishing is performed to polish the conductive material until the top surface of the interlayer insulating layer 324 is exposed. As a result, a local wiring 328 made of the conductive material is formed in the wiring groove 326. The local wiring 328 is preferably formed of a metal wiring so as to form ohmic contact with the N-type gate electrode 307a and the P-type gate electrode 309a. The local wiring 328 may be formed of tungsten. The local wiring 328 electrically connects the N-type gate electrode 307a and the P-type gate electrode 309a on both sides of the gate isolation layer 318 electrically insulated by the gate separation layer 318.

상기의 실시예에서는 완전 씨모스 에스램 소자의 경우를 예로 들어 설명하였으나 본 발명의 사상이 듀얼게이트 구조를 갖는 모든 반도체 소자의 경우에 적용될 수 있음은 자명하다.In the above embodiment, a case of a fully CMOS SRAM device has been described as an example, but it is obvious that the spirit of the present invention can be applied to all semiconductor devices having a dual gate structure.

상술한 바와 같이 본 발명에 따르면, 에스램 소자에 있어서 N형 게이트 전극 및 P형 게이트 전극 사이에 절연막으로 이루어진 게이트 분리막을 형성함으로써 종래의 듀얼게이트 전극에서 발생하던 N형 게이트 전극 및 P형 게이트 전극의 계면에서의 불순물 이온들의 상호확산을 방지하여 상기 에스램 소자의 특성이 저하되는 것을 방지 할 수 있게 된다. 또한 공정측면에서도 기존의 스페이서 형성공정에서 상기 소자분리막을 동시에 형성하게 됨으로써 별도의 추가공정을 요하지 않게 된다. As described above, according to the present invention, an N-type gate electrode and a P-type gate electrode generated in a conventional dual gate electrode are formed by forming a gate separator made of an insulating film between an N-type gate electrode and a P-type gate electrode in an S-RAM device. By preventing the interdiffusion of impurity ions at the interface of the SRAM device it is possible to prevent the characteristics of the deterioration. In addition, since the device isolation layer is formed at the same time in the conventional spacer forming process, no additional process is required.

도 1은 종래의 완전 씨모스 에스램 셀의 일 부분을 보여주는 단면도이다. 1 is a cross-sectional view showing a portion of a conventional fully CMOS SRAM cell.

도 2는 일반적인 완전 씨모스 에스램 소자의 단위셀 회로도이다.2 is a unit cell circuit diagram of a typical complete CMOS SRAM device.

도 3은 본 발명의 일 실시예에 의한 완전 씨모스 에스램 소자의 셀어레이의 일부 평면도이다.3 is a partial plan view of a cell array of a fully CMOS SRAM device according to an embodiment of the present invention.

도 4 내지 도 11는 본 발명의 일 실시예에 의한 완전 씨모스 에스램 소자의 제조방법을 설명하기 위하여 도 3의 Ⅰ∼Ⅰ′에 따라 취해진 단면도들이다. 4 to 11 are cross-sectional views taken along line I ′ of FIG. 3 to explain a method of manufacturing a complete CMOS SRAM device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 설명** Description of the main parts of the drawing *

100,300 : 반도체기판 102,302 : 소자분리막100,300: semiconductor substrate 102,302: device isolation film

106 : 듀얼게이트 전극 104,304 : 게이트 산화막106: dual gate electrode 104,304: gate oxide film

108, 307a : N형 게이트 전극 110, 309a : P형 게이트 전극 108, 307a: N-type gate electrode 110, 309a: P-type gate electrode

306 : 게이트 도전막 310,314,322 : 불순물 이온 주입306: gate conductive film 310,314,322: impurity ion implantation

316 : 스페이서 318 : 게이트 분리막316: spacer 318: gate separator

324 : 층간절연막 326 : 배선 그루브324: interlayer insulating film 326: wiring groove

328 : 국부배선328 local wiring

Claims (10)

서로 인접한 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체기판 상에 게이트 도전막을 형성하고,Forming a gate conductive film on a semiconductor substrate having an NMOS transistor region and a PMOS transistor region adjacent to each other, 상기 게이트 도전막을 패터닝하여 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역 내에 각각 N형 게이트 전극 및 P형 게이트 전극을 형성하되, 상기 N형 게이트 전극의 일 단은 상기 P형 게이트 전극의 일 단에 인접하도록 형성되고,The gate conductive layer is patterned to form an N-type gate electrode and a P-type gate electrode in the NMOS transistor region and the PMOS transistor region, respectively, wherein one end of the N-type gate electrode is adjacent to one end of the P-type gate electrode. Formed, 상기 N형 게이트 전극 및 P형 게이트 전극을 갖는 반도체기판의 전면 상에 절연막을 형성하되, 상기 절연막은 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역 사이의 경계영역 상에 위치하는 상기 N형 게이트 전극 및 P형 게이트 전극 사이의 갭 영역을 채우도록 형성되고,An insulating film is formed on the entire surface of the semiconductor substrate having the N-type gate electrode and the P-type gate electrode, wherein the insulating film is located on the boundary region between the NMOS transistor region and the PMOS transistor region. Is formed to fill the gap region between the type gate electrodes, 상기 절연막을 에치백하여 상기 N형 게이트 전극 및 P형 게이트 전극의 측벽들을 덮는 스페이서를 형성함과 동시에 상기 N형 게이트 전극 및 P형 게이트 전극 사이의 상기 갭 영역 내에 잔존하는 게이트 분리막을 형성하고,Etching back the insulating film to form a spacer covering sidewalls of the N-type gate electrode and the P-type gate electrode, and at the same time forming a gate separation layer remaining in the gap region between the N-type gate electrode and the P-type gate electrode; 상기 게이트 분리막을 덮고 상기 N형 게이트 전극 및 P형 게이트 전극의 상부면들과 접촉하는 국부배선을 형성하는 것을 특징으로 하는 에스램 소자의 제조방법.Forming a local wiring covering the gate separation layer and in contact with upper surfaces of the N-type gate electrode and the P-type gate electrode. 제 1 항에 있어서,The method of claim 1, 상기 N형 게이트 전극 및 P형 게이트 전극을 형성하기 전에 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 상부의 상기 게이트 도전막 내에 각각 선택적으로 N형 불순물이온들 및 P형 불순물이온들을 주입하여 상기 게이트 도전막 내에 각각 N형 불순물 확산층 및 P형 불순물 확산층을 형성하는 것을 더 포함하는 에스램 소자의 제조방법.Prior to forming the N-type gate electrode and the P-type gate electrode, N-type impurity ions and P-type impurity ions are selectively implanted into the gate conductive layer on the NMOS transistor region and the PMOS transistor region, respectively, to form the N-type gate electrode and the P-type gate electrode. A method for manufacturing an S-RAM device further comprising forming an N-type impurity diffusion layer and a P-type impurity diffusion layer, respectively. 제 1 항에 있어서,The method of claim 1, 상기 반도체기판 상에 절연막을 형성하기 전에 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 내에 각각 선택적으로 N형 불순물이온들 및 P형 불순물이온들을 주입하여 상기 N형 게이트 전극 및 P형 게이트 전극 양옆의 활성영역들 내에 각각 LDD 소스 및 LDD 드레인을 형성하는 것을 더 포함하는 에스램 소자의 제조방법.Prior to forming an insulating film on the semiconductor substrate, N-type impurity ions and P-type impurity ions are selectively implanted into the NMOS transistor region and the PMOS transistor region, respectively, to form active regions on both sides of the N-type gate electrode and the P-type gate electrode. And forming an LDD source and an LDD drain, respectively, in the SRAM device. 제 1 항에 있어서,The method of claim 1, 상기 국부배선을 형성하기 전에 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 내에 각각 선택적으로 N형 불순물이온들 및 P형 불순물이온들을 주입하여 상기 N형 게이트 전극 및 P형 게이트 전극 양옆의 활성영역들 내에 각각 소스 및 드레인을 형성하는 것을 더 포함하는 에스램 소자의 제조방법.Prior to forming the local wiring, N-type impurity ions and P-type impurity ions may be selectively implanted into the NMOS transistor region and the PMOS transistor region, respectively, and then sourced into active regions on both sides of the N-type gate electrode and the P-type gate electrode, respectively. And forming a drain. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역은 각각 에스램 셀의 구동 트랜지스터 영역 및 부하 트랜지스터 영역인 것을 특징으로 하는 에스램 소자의 제조방법.And the NMOS transistor region and the PMOS transistor region are driving transistor regions and load transistor regions of an SRAM cell, respectively. 제 1 항에 있어서,The method of claim 1, 상기 게이트 도전막은 폴리실리콘막인 것 을 특징으로 하는 에스램 소자의 제조방법.And said gate conductive film is a polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 질화실리콘막인 것 을 특징으로 하는 에스램 소자의 제조방법.And the insulating film is a silicon nitride film. 제 1 항에 있어서,The method of claim 1, 상기 국부배선은 텅스텐으로 형성하는 것 을 특징으로 하는 에스램 소자의 제조방법.The local wiring is a method of manufacturing an SRAM device, characterized in that formed by tungsten. 제 1 항에 있어서,The method of claim 1, 상기 국부배선을 형성하는 것은,Forming the local wiring, 상기 스페이서 및 게이트 분리막을 갖는 반도체기판 상의 전면에 층간절연막을 형성하고,An interlayer insulating film is formed on the entire surface of the semiconductor substrate having the spacers and the gate separation film; 상기 층간절연막을 패터닝하여 상기 게이트 분리막 및 상기 게이트 분리막과 접하고 있는 양옆의 상기 N형 게이트 전극 및 P형 게이트 전극의 상부면의 소정영역을 노출시키는 배선 그루브를 형성하고,Patterning the interlayer insulating film to form a wiring groove exposing predetermined regions of upper surfaces of the N-type gate electrode and the P-type gate electrode on both sides of the gate separator and the gate separator; 상기 배선 그루브를 채우도록 도전성 물질을 증착하고,Depositing a conductive material to fill the wiring groove, 상기 층간절연막이 노출될때 까지 상기 도전성 물질을 연마하는 것을 포함하는 것을 특징으로 하는 에스램 소자의 제조방법.And polishing the conductive material until the interlayer insulating film is exposed. NMOS 트랜지스터 영역 및 이와 인접한 PMOS 트랜지스터 영역을 갖는 반도체 기판;A semiconductor substrate having an NMOS transistor region and an adjacent PMOS transistor region; 상기 NMOS 트랜지스터 영역 내의 상기 반도체기판 상에 배치된 N형 게이트 전극;An N-type gate electrode disposed on the semiconductor substrate in the NMOS transistor region; 상기 PMOS 트랜지스터 영역 내의 상기 반도체기판 상에 배치되되 그것의 일단은 상기 N형 게이트 전극의 일단에 인접하도록 배치된 P형 게이트 전극;A P-type gate electrode disposed on the semiconductor substrate in the PMOS transistor region, one end of which is disposed adjacent to one end of the N-type gate electrode; 상기 N형 게이트 전극 및 P형 게이트 전극의 측벽들을 덮는 스페이서들;Spacers covering sidewalls of the N-type gate electrode and the P-type gate electrode; 상기 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역 사이의 경계 영역상에 위치하는 상기 N형 게이트 전극 및 P형 게이트 전극 사이의 갭 영역 내에 잔존하는 게이트 분리막; 및A gate separator remaining in the gap region between the N-type gate electrode and the P-type gate electrode positioned on the boundary region between the NMOS transistor region and the PMOS transistor region; And 상기 게이트 분리막을 덮고 상기 N형 게이트 전극 및 P형 게이트 전극의 상부면과 접촉하는 국부배선을 포함하는 에스램 소자.And a local wiring covering the gate separator and contacting upper surfaces of the N-type gate electrode and the P-type gate electrode.
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