KR20050022012A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20050022012A
KR20050022012A KR10-2004-7021006A KR20047021006A KR20050022012A KR 20050022012 A KR20050022012 A KR 20050022012A KR 20047021006 A KR20047021006 A KR 20047021006A KR 20050022012 A KR20050022012 A KR 20050022012A
Authority
KR
South Korea
Prior art keywords
barrier layer
layer
semiconductor
semiconductor device
channel
Prior art date
Application number
KR10-2004-7021006A
Other languages
English (en)
Inventor
하세이치로
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Priority to KR10-2004-7021006A priority Critical patent/KR20050022012A/ko
Publication of KR20050022012A publication Critical patent/KR20050022012A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

완전 인핸스먼트동작이 가능하고, 저왜곡 고효율특성에 뛰어난 파워트랜지스터를 실현할 수 있는 반도체장치이다. 단결정GaAs로 이루어지는 기판(1)의 일면에 버퍼층(2)을 거쳐서, AlGaAs로 이루어지는 제 2의 장벽층(3), InGaAs로 이루어지는 채널층(4), InGaP로 이루어지는 제 3의 장벽층(12) 및 AlGaAs로 이루어지는 제 1의 장벽층(11)이 순차 적층된다. 제 1의 장벽층(11)과 제 3의 장벽층(12)과의 사이에는, 제 1의 장벽층(11)의 전자친화력을 χ1, 밴드갭을 Eg1, 제 3의 장벽층(12)의 전자친화력을 χ3, 밴드갭을 Eg3로 했을 때,

Description

반도체 장치{Semiconductor device}
본 발명은, 파워앰프등에 적용되는 반도체장치에 관한 것이다.
이동체 통신용 휴대단말의 송신용 파워앰프에 관한 최근의 요구사항에, 저왜곡(低歪) 고효율동작과 단일 전원동작이 있다. 여기서, 고효율동작이라고 하는 것은, 출력전력(Pout)과 입력전력(Pin)의 차와 직류투입전력(Pdc)의 비로 정의되는 전력부가효율(Power Added Efficiency;이하 PAE라고 한다. )을 높인 동작을 의미한다. PAE가 큰 만큼 휴대단말의 소비전력이 작게 되므로, PAE는 중요한 성능지표로 되어 있다. 또, 최근의 CDMA(Code Division Multiple Access)나 WCDMA(Wideband CDMA)등 디지털 무선통신방식을 이용한 휴대단말에서는, 파워앰프의 왜곡에 대해서도 엄격한 규격이 부가되고 있기 때문에 저왜곡화도 중요하게 된다. 단, 왜곡과 효율은 일반적으로 트레이드오프의 관계에 있고, 일정 저왜곡조건 아래에서 PAE를 크게 할 필요가 있다. 이것이 저왜곡 고효율동작의 의미이다.
한편, 단일 정전원동작쪽은, 종래의 디플레이션형(Depletion Mode) FET(Field Effect Transistor)에 의하여 파워앰프를 구성한 경우에 필요했던 부전원발생회로, 드레인 스위치를 불필요하게 하고, 단말의 소형화, 저코스트화에 기여한다.
이들 요구를 만족할 수 있는 파워앰프용 디바이스로서 HBT(Heterojunction Bipolar Transistor)가 잘 알려져 있다. 그러나, HBT에 있어서, 파워앰프 특성을 향상시키기 위해서는 전류밀도를 높게 하지 않으면 안되지만, 발열에 의하여 파워 앰프특성의 향상이 제한되거나, 신뢰성 확보를 위해 고도한 방열설계가 필요하게 되는 등 문제도 생긴다. 그래서, HFET(Heterojunction Field Effect Transistor)에 의한 단일 정전류동작도 주목되고 있다. 여기서 HFET는, HEMT(High Electron Mobility Transistor)이나 HIGFET(Heterostructure Insulated-Gate FET)등, 헤테로접합을 이용한 FET의 총칭이다. HFET에서는 고성능 스위치의 실현도 가능하고, 파워앰프와 스위치의 일체화가 가능하게 된다라고 하는 메리트도 생긴다.
그런데, HFET에서 단일 정전원동작을 실현하고, 부전원발생회로, 드레인 스위치를 불필요하게 하는 것은, 완전 인핸스먼트형(Enhancement mode)의 HFET를 실현할 필요가 있다. 여기서 완전 인핸스먼트라고 하는 것은, 오프시의 드레인리크가 충분히 작고, 결국 게이트·소스간의 전압을 0로 유지한 채, 소스·드레인간에 전압을 흐르게 하는 전류가 충분히 작기 때문에, 드레인 스위치를 불필요하게 할 수 있는 레벨의 인핸스먼트형 동작을 의미하고, 일반적으로 0.5V정도 이상의 높은 임계치 전압(Vth)이 필요하게 된다.
이와 같은 인핸스먼트형의 HFET를 종래의 리세스 게이트구조를 가지는 쇼트키 접합게이트형 HFET에서 실현한 경우, 문제로 되는 것은, 제 1에 표면 공지화의 영향으로 소스저항, 온저항(Ron)이 증대하는 것, 제 2에 Vth가 높게 되는 결과, 게이트·소스간의 순방향 전류 상승 전압(Vf)과 (Vth)의 차가 축소하는 것이며, 결국, 저왜곡 고효율 특성을 얻는 것이 상당히 곤란하게 된다.
완전 인핸스먼트형 동작을 실현하기 쉬운 HFET로서는, 예를 들면, 특원 평 10-258989호 공보에 개시되어 있는 바와 같은 JPHEMT(Junction Pseudomorphic HEMT)구조가 있다.
도 7은, 이와 같은 종래형 JPHEMT의 일구성예이다. 이 반도체장치는, 예를 들면, 반절연성의 단결정(GaAs)으로 이루어지는 기판(1)의 일면에, 예를 들면 불순물을 의도적으로는 첨가하지 않은 u-GaAs(u-는 불순물을 의도적으로는 첨가하지 않은 것을 나타낸다; 이하 동일)로 이루어지는 버퍼층(2)을 거쳐서, Al조성비 20%정도의 AlGaAs로 이루어지는 제 2의 장벽층(3), In조성비 20%정도의 InGaAs로 이루어지는 채널층(4) 및 Al조성비 20%정도의 AlGaAs로 이루어지는 제 1의 장벽층(5)이 순차 적층되어 있다.
제 1의 장벽층(5)은, n형 불순물이 고농도로 첨가된 영역(5a), 불순물이 의도적으로는 첨가되어 있지 않은 영역(5b)과, 고농도의 p형 불순물을 포함하는 게이트전극(9)에 대응하여 설치된 p형 도전영역(5c)을 가지고 있다. 제 2의 장벽층(3)은, n형 불순물이 고농도로 첨가된 영역(3a)과, 불순물이 의도적으로는 첨가되어 있지 않은 영역(3b)을 가지고 있다. p형 도전영역(5c)은, 일반적으로는 Zn의 확산에 의하여 형성된다.
제 1의 장벽층(5)의 기판(1)과 반대측면에는 절연막(6)이 형성되어 있다. 이 절연막(6)에는 복수의 개구가 설치되어 있고, 이들 개구에 있어서의 제 1의 장벽층(6)상에는 소스전극(7)과, 드레인전극(8), 게이트전극(9)이 형성되어 있다. 소스전극(7), 드레인전극(8)의 하부에는, 예를 들면, 이들 전극과 기초 반도체층의 합금화에 의하여 생기는 저저항층(10)이 존재하고, 소스전극(7), 드레인전극(8)과 제 1의 장벽층(5)과는 n형의 옴의 접촉을 형성하고 있다. 또 게이트전극(9)은 제 1의 장벽층(5)과 p형의 옴의 접촉을 형성하고 있다. 채널층(4)은, 소스전극(7)과 드레인전극(8) 사이의 전류통로로 되어 있다. 또한, 도 7에서는 나타내지 않았지만, 소스전극(7)이나 드레인전극(8)과 제 1의 장벽층(5)의 사이에 n형 불순물이 고농도로 첨가된 갭층이 개재하는 경우도 있다.
도 7에 나타내는 바와 같은 JPHEMT구조에서는, pn접합게이트를 이용하고 있기 때문에, 빌트인전압을 얻을 수 있고, 통상의 쇼트키 게이트형 HFET에 비하여, 보다 높은 전압을 게이트에 인가할 수 있다. 즉 게이트·소스간의 순방향 상승 전압(Vf)을 높일 수 있다. 이하, Vf는 게이트·소스간의 순방향 전류가 소정의 값을 나타내는 전압으로서 정의되는 것으로 한다.
또한, 상기 JPHEMT에서는, 고농도의 p형 불순물을 포함하는 p형 도전영역(5c)이 제 1의 장벽층(5)에 채워 넣어진 형으로 되어 있으므로, Vth가 플러스의 인핸스먼트형에 있어서도 표면공핍화에 의한 소스저항의 증대가 생기기 어려워 사정이 좋다.
이와 같이, 도 7에 나타나는 JPHEMT는, 인핸스먼트형 동작을 행하게 하는 데는 상당히 유리한 구조를 가지고 있지만, 먼저 서술한 완전 인핸스먼트형 동작을 실현하는데는 아직 불충분한 것이 있다. 즉 도 7의 JPHEMT는, Vf가 1.2V정도로, 통상 쇼트키형 HFET나 JFET보다도 큰 값이며, 인핸스먼트형 동작을 행하게 하는 것만이라면 문제는 없지만, 완전 인핸스먼트형 동작으로 되면, 0.5V정도 이상의 Vth가 필요하게 되며, 또한 구조 불균일도 고려하여 생각하면, 또한 높이(Vth)에서도 만족한 특성을 얻지 않으면 안된다. 그러나, 이와 같이 Vth 가 크게 되면 pn접합게이트라고 해도 Vth와 Vf의 차가 축소해 오기 때문에, 저왜곡조건하에서의 PAE특성이 열화해 온다.
본 발명은, 이와 같은 문제점에 감안하여 이루어진 것이며, 파워 트랜지스터로서 완전 인핸스먼트형 동작이 가능하고, 또한 저왜곡 고효율특성에 뛰어난 반도체장치를 제공하는 것을 목적으로 한다.
도 1은, 본 발명의 반도체장치의 제 1의 실시의 형태를 나타내는 단면도이다.
도 2는, 도 1의 η축에 따른 밴드도면이다.
도 3은, 본 발명의 반도체장치의 제 2의 실시형태를 나타내는 단면도이다.
도 4는, 본 발명의 반도체장치의 제 3의 실시형태를 나타내는 단면도이다.
도 5는, 본 발명의 반도체장치의 제 4의 실시형태를 나타내는 단면도이다.
도 6은, 본 발명의 반도체장치의 제 5의 실시형태를 나타내는 단면도이다.
도 7은, 종래 기술의 반도체장치인 종래 형 JPHEMT를 나타내는 단면도이다.
도 8은, 도 7의 η축에 따른 밴드도면이다.
즉, 본 발명(1)은, 소스전극과, 드레인전극과, 소스전극과 드레인전극의 사이에 설치된 게이트전극과, 소스전극과 드레인전극의 사이의 전류통로로 되는 반도체로 이루어지는 채널층을 가지는 반도체장치에 있어서, 게이트전극에 대응하여 고농도의 p형 불순물이 첨가된 p형 도전영역을 가지는 반도체로 이루어지는 제 1의 장벽층과, 채널층을 사이에 끼우고 제 1장벽층과 반대측에 설치되어, 채널층보다도 전자친화력이 작은 반도체로 이루어지는 제 2의 장벽층과, 제 1의 장벽층가 채널층의 사이에 설치되며, 채널층보다도 전자친화력이 작은 반도체로 이루어지는 제 3의 장벽층을 갖추고, 제 1의 장벽층의 전자친화력을 χ1, 밴드갭을 Eg1, 상기 제 3의 장벽층의 전자친화력을 χ3, 밴드갭을 Eg3로 했을 때, 다음식
이 성립하는 것을 특징으로 한다.
본 발명(1)에 있어서는, 제 1의 장벽층에 대하여 상기 식(1)의 관계를 만족하는 제 3의 장벽층을 제 1의 장벽층과 채널층의 사이에 설치됨으로서, 게이트 순방향 전류의 상승이 전압(Vf)에 관련하는 홀에 대한 장벽 높이(øh)가 높게 되며, Vf를 높게 하는 것이 가능하게 된다. 이것에 의해, 완전 인핸스먼트동작이 용이하게 되며, 파워앰프를 구성할 때에 부전원발생회로나 드레인 스위치가 불필요하게 되며, 파워앰프를 소형화, 저가격화하는 것이 가능하게 된다. 또, 소스저항을 그다지 증대하지 않게 하여 Vf를 높게 할 수 있는 결과, 일정 저왜곡 조건하에서의 전력부가효율을 높일 수 있는 것이 가능하게 된다.
본 발명(1)의 구성에 있어서, 제 1의 장벽층(11)과 제 3의 장벽층(12)의 반도체재료로서는, 예를 들면, Ⅲ족 원소로서 Ga, Al, In 중 적어도 하나를 포함하고, Ⅴ족 원소로서 As, P중 적어도 하나를 포함하는 Ⅲ-Ⅴ족 화합물 반도체를 이용한 여러 가지 조합물을 이용할 수 있다. 예를 들면 제 1의 장벽층(11)에는 GaAs 또는 Al조성비 50%이하의 AlGaAs 또는 InGaP를 이용할 수 있다. 또, 제 3의 장벽층(12)에는 InGaP나 Al조성비가 50%이상의 AlGaAs 외, AlInGaP나 GaInAsP등 4원화합물을 이용할 수 있다. 또, 채널층에는 InGaAs 또는 GaAs가 이용된다. 그리고, 제 3의 장벽층의 두께는, 인핸스먼트형 동작에 대응한 소망의 임계치 전압(Vth)을 얻기 위해, 20nm 이하가 바람직하다. 또, 특히 제 1의 장벽층내의 p형 도전영역을 p형 불순물의 확산에 의하여 형성하는 경우, 확산의 제어성의 관점에서 p형 불순물이 제 3의 장벽층내에 가능한 침입하지 않는 것이 바람직하다. 그것을 보장하기 위해, 제 1의 장벽내의 제 3의 장벽층 기울기 부분에, p형 도전영역중의 최대 불순물농도의 십분의 일 이하의 불순물밖에 포함되어 있지 않은 반도체층이 예를 들면 5nm이상의 두께에서 존재하는 것이 바람직하다.
본 발명(2)은, 상기 본 발명(1)의 반도체장치에 있어서, 제 3의 장벽층과 채널층 사이에, 채널층 보다도 전자친화력이 작은 반도체로 이루어지는 제 4의 장벽층을 갖추는 것을 특징으로 한다.
본 발명(2)에 있어서는, 제 1의 장벽층과 식(1)의 관계를 가지는 제 3의 장벽층이 채널층과 양호한 계면을 형성할 수 없는 경우에도, 제 4의 장벽층에 채널층과 양호한 계면을 형성할 수 있는 반도체재료를 이용하는 것으로, 이 문제는 회피된다.
본 발명(2)의 구성에 있어서, 제 4의 장벽층의 반도체재료로서는, 예를 들면, AlGaAs 또는 GaAs를 이용할 수 있다. 또, Vth의 관계에서, 제 4의 장벽층은 제 3의 장벽층과의 두께의 합이 20nm 이하로 되도록 형성하는 것이 바람직하다.
본 발명(3)은, 상기 본 발명(1)의 반도체장치에 있어서, 제 1의 장벽층과 게이트전극 사이에, 제 1의 장벽층 보다도 밴드갭이 작고, 고농도의 p형 불순물이 첨가된 p형 도전영역을 가지는 반도체로 이루어지는 제 5의 장벽층을 갖춘 것을 특징으로 한다.
본 발명(3)에 있어서는, 게이트금속과 접하는 반도체 사이의 쇼트키장벽의 높이가 감소하고, 옴의 콘택트저항의 저감이 가능하게 된다.
본 발명(3)의 구성에 있어서, 제 5의 장벽층의 반도체재료로서는, 예를 들면, GaAs를 이용할 수 있다.
본 발명(4)은, 상기본 발명(1)의 반도체장치에 있어서, 제 1의 장벽층과 제 3의 장벽층의 사이에, Zn의 확산속도가 제 1의 장벽층보다도 늦은 반도체로 이루어지는 제 6의 장벽층을 갖추는 것을 특징으로 한다.
본 발명(4)에 있어서는, 제 1의 장벽층의 p형 도전영역을 Zn의 확산에 의하여 형성하는 경우에는, 제 1의 장벽층에 첨가된 Zn의 확산을 제 6의 장벽층에서 멈추는 것이 가능하게 되며, Zn확산의 제어가 용이하게 된다.
본 발명(4)의 구성에 있어서, 제 6의 장벽층의 반도체재료로서는, 예를 들면, GaAs 또는 AlGaAs를 이용할 수 있다. 또, Vth의 관계에서, 제 6의 장벽층은 제 3의 장벽층과의 두께의 합이 25nm이하로 되도록 형성하는 것이 바람직스럽다.
이하, 도면에 의거하여 본 발명의 실시형태를 설명한다.
(제 1의 실시형태)
도 7에 나타낸 종래형 JPHEMT의 과제를 해결하기 위해, 우선 게이트 링크의 메커니즘에 대하여 요인분석을 행하였다. 도 8은, 도 7의 η축에 따른 밴드도면이며, 게이트에 전압을 인가하고 있지 않는 상태를 나타내고 있다. Ec는 전도체의 저(底)에너지, Ev는 가(價)전자대의 정상 에너지, Ef는 페르미준위, øe는 전자에 대한 장벽 높이, øh는 홀에 대한 장벽높이이다. 도 8은, 어떤 특정 파라미터에 대한 계산결과에 의거한 것이며, 다른 파라미터에 대해서는 다른 밴드도로 되지만, 하기의 정성적(定性的)인 경향을 파악하는 것은 충분하다.
우선, 이 도면에서, øe는 제 1의 장벽층(5)의 밴드갭(Eg1)에 거의 동등하다(øe∼Eg1). 주요한 원인은, AlGaAs층(제 1의 장벽층(5))과 InGaAs층(채널층(4))의 전도대단 에너지차(△Ec)가 상당히 크고, øh〈Eg1-△Ec로 되기 때문이다. 먼저 도 7에서 설명한 바와 같은, Al조성비 20%정도, In조성비 20%정도의 경우, △Ec는 360meV정도로 된다. Eg1는, 1.7eV정도이므로, 결국, øe는 대략 1.3eV로 된다. 즉, øh〈 øe로 되므로, 게이트 순방향 전류는 홀 주입이 지배하는 것을 알 수 있다. 따라서, 게이트 순방향의 상승 전압(Vf)을 높게 하는 데에는, 우선 øh를 크게 하지 않으면 안된다.
øh를 크게 하기 위한 하나의 방법으로서, 제 1의 장벽층의 Al조성비를 늘려 밴드갭을 크게 하는 것이 고려된다. 그렇지만, 예를 들면 Al조성비를 20%정도에서 30∼40정도로 크게 한 경우, 전자친화력이 크게 되는 만큼, 일반적으로 소스 콘택트저항이 높게 된다. 또, Al조성을 늘린 경우, Zn의 확산속도가 빠르게 되기 때문에, 확산 제어성에도 문제가 생긴다.
그래서 상기와 같은 문제를 생기게 하지 않고 øh를 크게 할 수 있는 구조로서, 도 1에 나타내는 제 1 실시형태가 고려된다. 도 1의 η축에 따른 밴드도를 도 2에 나타낸다. 도 7, 도 8과의 차이는, p형 도전영역(11c)을 포함하는 반도체로 이루어지는 제 1의 장벽층(11)과 채널층(4)의 사이에, 반도체로 이루어지는 제 3의 장벽층(12)을 삽입한 것이며, 도 2에 나타내는 바와 같이, 이 제 3의 장벽층(12)은 제 1의 장벽층(11) 보다도 밴드갭이 크고, 제 1의 장벽층(11)과 제 3의 장벽층(12)의 전도대단 에너지차(△Ec13)쪽이 크다. 따라서, øh가 크게 되는 결과, Vf도 크게 할 수 있지만, 제 3의 장벽층(12)의 전자친화력은 그 만큼 작게 되지 않고, 또 제 1과 제 3의 장벽층의 전도대단 에너지차(△Ec13)도 그 만큼 크게는 되지 않기 때문에, 소스의 옴 콘택터저항 증대를 방지할 수 있다. 또, 이 구조에서는, p형 도전영역(11c)의 Zn의 확산층이 제 3의 장벽층(12)까지 도달하지 않는 것같은 구조로 할 수 있으므로, Zn의 확산속도가 문제로 되는 것은 없다.
상기, 제 1의 장벽층(11)과 제 3의 장벽층(12)의 관계는, 제 1의 장벽층(11)의 전자친화력을 χ1, 밴드갭을 Eg1, 제 3의 장벽층(12)의 전자친화력을 χ3, 밴드갭을 Eg1로 한 경우, 다음식에서 나타내어진다.
이하, 도 1에 의거하여, 본 발명의 반도체장치의 제 1의 실시형태를 구체예를 들어 상세하게 설명한다. 도 1에 나타내는 반도제장치는, 예를 들면, 반절연성의 단결정GaAs로 이루어지는 기판(1)의 일면에, 예를 들면 불순물을 의도적으로는 첨가하지 않은 u-GaAs, u-AlGaAs 혹은 그들의 다층막으로 이루어지는 버퍼층(2)을 거쳐서, Al조성비 20%정도의 AlGaAs로 이루어지는 제 2의 장벽층(3), In조성비20%정도의 InGaAs로 이루어지는 채널층(4), InGaP로 이루어지는 제 3의 장벽층(12) 및 Al조성비 20%정도의 AlGaAs로 이루어지는 제 1의 장벽층(11)이 순차 적층되어 있다.
또한, 여기서는, 제 1의 장벽층(11)에 Al조성비가 20%정도의 AlGaAs를, 제 3의 장벽층(12)에는 InGaP를 이용했지만, 식(1)과 같은 관계를 만족하는 재료의 조합으로서는, 제 1의 장벽층(11)과 제 3의 장벽층(12)에, Ⅲ족 원소원으로서 Ga, Al, In중 적어도 하나를 포함하고, Ⅴ족 원소로서 As, P중 적어도 하나를 포함하는 Ⅲ-Ⅴ족 화합물 반도체를 이용한 여러 가지 조합이 고려된다. 예를 들면 제 1의 장벽층(11)에는 GaAs 또는 Al조성비 50% 이하의 AlGaAs 또는 InGaP를 이용할 수 있다. 또, 제 3의 장벽층(12)에는 InGaP나 Al조성비가 50%이상의 AlGaAs 외, AlInGaP나 GaInAsP등 4원화합물을 이용할 수 도 있다. Al조성비가 50%이상의 AlGaAs에서는, 전도대의 X밴드에 대한 전자친화력이 크게 되어 오기 때문에, 식(1)의 관계를 만족하게 쉽게 된다. 또, 채널층에는, InGaAs 이상에도 GaAs가 이용되어진다.
제 1의 장벽층(11)은, 고농도의 p형 불순물을 포함하고 게이트전극(9)에 대응하여 설치된 p형 도전영역(11c)을 가지고, 그것 이외의 영역은, 저불순물 농도영역(11b)으로 되어 있다. 여기서는, p형 불순물로서 Zn이 이용되며, Zn의 확산에 의하여 p형 도전영역(11c)이 형성되어 있다. 또, 제 1의 장벽층(11)의 두께는 100nm으로 하고 있다. 이것 이상 두꺼워도 얇아도 상관없지만, 지나치게 두꺼우면 소스 콘택트저항을 저감하기 어렵게 되며, 또 지나치게 얇으면 Zn확산의 제어가 곤란하게 되므로, 70∼100nm정도가 바람직하다. 이 중, p형 도전영역(11c)의 두께는, p형 불순물의 첨가를 Zn확산에 의하여 행하는 경우, 정확하게 정의하는 것이 곤란하게 되지만, 저불순물농도영역(11b)의 불순물농도를 p형 도전영역(11c)에 포함되는 p형 불순물의 최대 농도의 십분의 일 이상으로 하면, 여기서는 90nm정도이다. 이 경우, 제 3의 장벽층(12)과 p형 도전영역(11c) 사이에는 저불순물농도영역(11b)이 10nm정도 존재하게 된다. 이 저불순물농도영역(11b)과 제 3의 장벽층(12)의 두께의 합이 Vth를 결정하는 것으로 되므로, 소망의 Vth에 따라서 p형 도전영역(11c)의 두께를 적절하게 조정하지 않으면 안되지만, 저불순물 농도영역(11b)의 두께를 5nm 이상으로 하는 것이 바람직하다.
제 3의 장벽층(12)은, 예를 들면 Si로 이루어지는 n형 불순물이 고농도로 첨가된 n형 불순물 고농도 첨가영역(12a)과, 불순물이 의도적으로는 첨가되어 있지 않는 저불순물농도영역(12b)으로 이루어진다. 여기서는, n형 불순물고농도첨가영역(12a)의 두께를 4nm, n형 불순물고농도첨가영역(12a)과 제 1의 장벽층(11)의 사이에 존재하는 저불순물농도영역(12b)의 두께를 3nm, n형 불순물고농도첨가영역(12a)과 채널층(4)의 사이에 존재하는 저불순물농도영역(12b)의 두께를 3nm로 하고, 제 3의 장벽층(12)의 두께를 합계로 10nm로 하고 있다. 제 3의 장벽층(12)은, 조금 두껍게 하는 것도, 또 얇게 할 수 있지만, 지나치게 두꺼운 경우, 인핸스먼트형 동작에 대응한 소망의 Vth를 얻을 수 있기 때문에, p형 도전영역을 제 3의 장벽층(12)내에도 만들 필요가 생기고, 확산의 제어가 곤란하게 되는 가능성이 있기 때문에, 20nm정도 이하가 바람직하다. n형 불순물고농도첨가영역(12a)의 두께는, n형 불순물의 시트 농도로서 소망의 값이 얻어지며, 또한 재현성등 제조상의 곤란이 수반되지 않는 범위에서 가능한 적은 것이 바람직스럽다. 따라서, 수nm이하가 바람직스럽고, 1원자층에서도 좋다. 그것은, 소스·게이트간의 채널층에 있어서도, 이동도와 캐리어농도의 곱을 최대화할 수 있으므로, 소스저항을 저감할 수 있고, 게이트영역에 있어서는, 이동도를 열화시키지 않고, 장벽층을 캐리어가 흐르는 패럴렐전도도 억제할 수 있기 때문이다. 채널층(4)측에 있는 저불순물농도영역(12b)의 두께는 2nm이상인 것이 바람직스럽다. 그것은, 채널층(4)의 전자이동도의 열화를 억제할 수 있기 때문이다.
n형 불순물고농도첨가영역(12a)의 시트 불순물농도는, 여기서는 2×1012개/㎝-2로 했다. 지나치게 적으면 소스저항이 높게 되므로, 1×1012개/㎝-2대가 바람직스럽다.
제 2의 장벽층(3)도, 예를 들면 Si로 이루어지는 n형 불순물이 고농도로 첨가된 n형 불순물 고농도첨가영역(3a)과 불순물이 의도적으로는 첨가되어 있지 않은 저불순물농도영역(3b)으로 이루어진다. n형 불순물 고농도첨가영역(3a)의 시트불순물 농도는, 여기서는 1×1012개/㎝-2로 했다.
채널층(4)의 막두께는, In조성비 20%정도의 InGaAs에 대하여 15nm정도로 했지만, 막두께를 임계 막두께 이하로 한다는 조건으로, In조성비, 막두께는 자유롭게 바꿀 수 있다.
절연막(6), 소스전극(7), 드레인전극(8), 게이트전극(9)에 관해서는, 도 7에 나타내는 구조와 동일하게 형성된다. 절연막(6)에는 예를 들면 Si3N4를 이용할 수 있다. 소스전극(7), 드레인전극(8), 게이트전극(9)에는, 예를 들면 Ti/Pt/Au를 이용할 수 있다.
상기 JPHEMT구조를 가지는 제 1의 실시형태에서는, 도 7에 나타내는 종래형 JPHEMT가 가지는 메리트에 부가하여, Vf를 또한 높게 할 수 있기 때문에, 완전 인핸스먼트동작이 용이하게 되며, 파워앰프를 구성할 때에 부전원발생회로나 드레인 스위치가 불필요하게 되며, 파워앰프를 소형화, 저가격화할 수 있다. 또, Vf를 높게 할 수 있는 결과, 일정 저왜곡조건하에서의 전력부가효율을 높일 수 있다.
또한, 제 1의 실시형태는 본 발명에 의한 기본형이며, 제 3의 장벽층과 채널층의 사이에, 제 1의 장벽층과 게이트전극(9)의 사이, 제 1의 장벽층과 제 3의 장벽층 사이에는, 다른 층을 삽입할 수 있고, 그것에 의하여 새로운 효과를 부가시킬 수 있다.
예를 들면, 제 1의 실시형태에서는, 제 3의 장벽층(12)에 n형 불순물이 고농도로 첨가되어 있는 n형 불순물 고농도첨가영역(12a)을 가지지만, 제 3의 장벽층(12)에 사용되는 재료의 종류에 의해서는, n형 불순물이 고농도로 첨가할 수 없는 경우나, 제 3의 장벽층(12)과 채널층(4)사이에 양호한 계면이 형성하기 어려운 경우도 있다. 그와 같은 경우, 제 3의 장벽층과 채널층(4)의 사이에 장벽층을 삽입하면 상황이 좋다. 제 도 3은 제 3의 장벽층에 n형 불순물이 고농도로 첨가된 경우(제 2의 실시의 형태)를 나타내고, 도 4는 제 4의 장벽층에 n형 불순물이 고농도로 첨가된 경우(제 3의 실시형태)를 나타낸다. 제 3의 장벽층에 n형 불순물을 고농도로 첨가하기 어려운 경우는, 도 4와 같이 할 필요가 있고, 제 3의 장벽층과 채널층(4)의 계면만이 문제로 되는 경우, 도 3, 도 4중의 형태에서도 좋다.
(제 2의 실시의 형태)
도 3에 의거하여, 본 발명의 반도체장치의 제 2의 실시형태를 설명한다. 이 실시형태에서는, 제 1의 실시형태와 비교하여, 제 3의 장벽층(13)과 채널층(14)과의 사이에, 불순물이 의도적으로 첨가되어 있지 않은 제 4의 장벽층(14)이 설치되어 있다.
제 3의 장벽층(13)은, 제 1의 실시형태의 제 3의 장벽층(12)과 동일하게, 제 1의 장벽층(11)과 식(1)과 같은 관계를 만족하는 재료가 이용되며, 예를 들면 Si로 이루어지는 n형 불순물이 고농도로 첨가된 n형 불순물 고농도첨가영역(13a)과, 불순물이 의도적으로는 첨가되어 있지 않은 저불순물농도영역(13b)으로 구성된다.
제 4의 장벽층(14)은, 채널층(4)과 양호한 계면을 형성할 수 있는 재료가 이용되며, 불순물이 의도적으로 첨가되지 않고, 예를 들면 Al조성비가 20%정도 또는 그 이하의 AlGaAs 또는 GaAs를 이용할 수 있다. 이 경우, n형 불순물고농도첨가영역(13a)이 채널층(4)으로부터 지나치게 떨어지면, 소스·게이트사이의 채널층(4)에 있어서는, 캐리어농도가 감소하고 소스저항이 높게 되며, 게이트영역에 있어서는, 장벽층을 캐리어가 흐르는 패럴렐전도가 생기기 쉽게 되는 등 문제가 생기므로, 제 4의 장벽층(14)의 두께는 5nm정도이든지 그 이하인 것이 바람직스럽다. 또, 제 3의 장벽층(13)과 제 4의 장벽층(14)의 두께의 합은 20nm정도 이하인 것이 바람직스럽다. 상기 이하의 부분에 대해서는, 제 1의 실시형태와 동일하게 형성된다.
상기와 같이, 제 2의 실시형태에서는, 제 3의 장벽층(13)과 채널층(4) 사이에 양호한 계면을 형성하기 어려운 경우에도, 제 4의 장벽층(14)을 설치함으로써, 그 문제를 해소할 수 있다.
(제 3의 실시형태)
도 4에 의거하여, 본 발명의 반도체장치의 제 3의 실시형태를 설명한다. 이 실시의 형태에서는, 제 1의 실시형태와 비교하여, 제 3의 장벽층(15)에 n형 불순물을 고농도로 첨가된 영역이 없고, 이 제 3의 장벽층(15)과 채널층(4)과의 사이에, n형 불순물고농도첨가영역(16a)을 가지는 제 4의 장벽층(16)이 설치되어 있다.
제 3의 장벽층(15)은, 제 1의 실시형태의 제 3의 장벽층(12)과 동일하게 제 1의 장벽층(11)과 식(1)의 관계를 만족하는 재료가 이용되지만, 이것에는 n형 불순물이 의도적으로는 첨가되지 않는다.
한편, 제 4의 장벽층(16)에는, 제 2의 실시형태의 경우와 동일하게, 채널층(4)과 양호한 계면을 형성할 수 있는 재료가 이용되며, 예를 들면 Al조성비가 20%정도 또한 그것 이하의 AlGaAs 또는 GaAs를 이용할 수 있지만, n형 불순물, 예를 들면 Si가 고농도로 첨가된 n형 불순물고농도첨가영역(16a)과, 불순물이 의도적으로는 첨가되어 있지 않은 저불순물농도영역(16b)으로 구성된다. n형 불순물첨가영역(16a)의 두께, n형 불순물의 시트 농도, 채널층(4)측의 저불순물농도영역(16b)의 두께에 관해서는, 제 1의 실시형태의 제 3의 장벽층(12)과 동일의 설명이 들어 맞지만, 제 3의 장벽층(15)과 제 4의 장벽층(16)의 합은 20nm정도 이하인 것이 바람직스럽다. 상기 이외의 부분에 대해서는, 제 1의 실시형태와 동일하게 형성된다.
상기한 바와 같이, 제 3의 실시의 형태에서는, 제 4의 장벽층(16)을 설치함으로써, 제 3의 장벽층(15)으로써, 제 1의 장벽층(11)과 식(1)의 관계를 만족하는 반도체재료이면, 채널층(4)과의 사이에 양호한 계면을 형성하기 어려운 재료에서도, 또 n형 불순물의 고농도의 첨가가 곤란한 재료에서도 적용하는 것이 가능하게 된다.
(제 4의 실시형태)
또, 제 1의 실시의 형태에 있어서, 제 1의 장벽층(11)과 게이트전극(9)과의 사이의 옴의 콘택트저항이 문제로 되는 것이 있다. 그와 같은 경우, 도 5에 나타내는 바와 같이, 게이트전극(9)측에 전자친화력과 밴드갭의 합이 제 1의 장벽층(17)보다도 작은 반도체로 이루어지는 제 5의 장벽층(15)을 설치하면 좋다.
도 5에 의거하여, 본 발명의 반도체장치의 제 4의 실시형태를 설명한다. 이 실시형태에서는, 제 1의 실시형태와 비교하여, 제 1의 장벽층(11)이 제 1의 장벽층(17)과 제 5의 장벽층(18)의 2층 구성으로 변경되며, 제 1의 장벽층(17)과 게이트전극(9)의 사이에, 전자친화력과 밴드갭의 합이 제 1의 장벽층(17)보다도 작은 반도체로 이루어지는 제 5의 장벽층(18)이 설치되어 있다.
제 5의 장벽층(18)으로서는, 예를 들면 GaAs를 이용할 수 있고, 제 1의 장벽층(17)과 동일하게, 게이트전극(9)에 대응하고 p형 불순물(여기서는 Zn)이 고농도로 첨가된 p형 도전영역(18a)을 가지고, 그 이외의 영역은 p형 불순물이 의도적으로는 첨가되지 않은 저불순물농도영역(18b)으로 되어 있다. 제 5의 장벽층(18)으로서의 두께는 예를 들면 50nm정도로 할 수 있다. 다른 부분에 대해서는 제 1의 실시형태와 동일하다.
상기한 바와 같이, 제 4의 실시형태에서는, 게이트전극과 제 1의 장벽층과 사이에, 제 1의 장벽층보다도 전자친화력과 밴드갭의 합이 작은 제 5의 장벽층을 설치함으로써, 게이트금속과 게이트금속이 접하는 반도체 사이의 쇼트키 장벽 높이를 감소시킬 수 있고, 옴의 콘택트저항의 저감을 도모할 수 있다.
(제 5의 실시형태)
도 6에 의거하여, 본 발명의 반도체장치의 제 5의 실시형태에 대하여 설명한다. 이 실시형태에서는, 제 1의 실시형태와 비교하여, Zn확산의 제어성을 높일 수 있기 때문에 제 1의 장벽층(11)이 제 6의 장벽층(19)과 제 1의 장벽층(20)의 2층구성으로 변경되며, 제 1의 장벽층(20)과 제 3의 장벽층(12)과의 사이에, Zn의 확산속도가 제 1의 장벽층(20)보다도 늦은 반도체로 이루어지는 제 6의 장벽층(19)이 설치되어 있다.
이 구성에서는, 예를 들면, 제 1의 장벽층(20)에 AlGaAs 또는 InGaP를, 제 6의 장벽층(19)에는 GaAs 또는 AlGaAs를 이용할 수 있다. 또한, Vth를 높게 할 목적으로, 제 6의 장벽층(19)과 제 3의 장벽층(12)의 두께의 합은 25nm정도인 것이 바람직스럽다. 또, Zn이 제 6의 장벽층(19)을 뚫지 않도록 제 6의 장벽층은 5nm정도 이상인 것이 바람직스럽다. 다른 부분에 대해서는 제 1의 실시형태와 동일하다.
상기한 바와 같이, 제 5의 실시형태에서는, 게이트전극(9)에 대응하여 설치되는 제 1의 장벽층(20)의 p형 도전영역(20c)을 Zn의 확산에 의하여 형성하는 경우에, 제 1의 장벽층(20)에 첨가된 Zn확산을 제 6의 장벽층(19)에서 멈출 수 있고, Zn확산층의 두께를 용이하게 제어할 수 있다.
본 발명의 반도체장치는, 상기 실시의 형태에 한정되지 않고, 상기 실시형태를 믹스한 여러 가지 구성이 고려된다. 예를 들면, 제 4∼제 6의 장벽층은, 이 중 하나만이 존재해도 좋고, 이 중 두개가 존재해도 좋고, 모두 존재해도 좋다.
상술한 바와 같이, 본 발명(1)에 의하면, 제 1의 장벽층과 채널층과의 사이에, 식(1)의 관계를 가지는 제 3의 장벽층을 설치함으로써, 게이트 순방향의 상승 전압(Vf)을 효과적으로 높일 수 있고, 완전 인핸스먼트형 동작이 가능하고, 또한 저왜곡 고효율 특성에 뛰어난 파워트랜지스터를 실현할 수 있다. 결과로서, 이 트랜지스터를 이용하여 구성되는 파워앰프는 부전원회로나 드레인 스위치를 필요로 하지 않기 때문에, 소형, 저가격으로 되며, 또 저왜곡 고효율특성에도 뛰어난 것으로 된다.
본 발명(2)에 의하면, 제 3의 장벽층과 채널층 사이에 제 4의 장벽층을 설치함으로써, 채널층과의 계면을 고려하지 않고 제 3의 장벽층의 재료를 선택할 수 있다.
본 발명(3)에 의하면, 제 1의 장벽층과 게이트전극의 사이에, 제 1의 장벽층보다도 밴드갭의 작은 제 5의 장벽층을 설치함으로써, 옴의 콘택트저항의 저감을 도모할 수 있다.
본 발명(4)에 의하면, 제 1의 장벽층과 제 3의 장벽층의 사이에, Zn의 확산속도가 제 1의 장벽층보다도 늦은 제 6의 장벽층을 설치함으로써, p형 도전영역을 형성하는 Zn확산의 제어성을 높일 수 있다.

Claims (18)

  1. 소스전극과, 드레인전극과, 소스전극과 드레인전극의 사이에 설치된 게이트전극과, 소스전극과 드레인전극 사이의 전류통로로 되는 반도체로 이루어지는 채널층을 가지는 반도체장치에 있어서,
    상기 게이트전극에 대응하여 고농도의 p형 불순물이 첨가된 p형 도전영역을 가지는 반도체로 이루어지는 제 1의 장벽층과,
    상기 채널층을 사이에 끼우고 상기 제 1의 장벽층과 반사측에 설치되며, 상기 채널층보다도 전자 친화력이 작은 반도체로 이루어지는 제 2의 장벽층과,
    상기 제 1의 장벽층과 상기 채널층의 사이에 설치되며, 상기 채널층보다도 전자친화력이 작은 반도체로 이루어지는 제 3의 장벽층을 갖추고,
    상기 제 1의 장벽층의 전자친화력을 χ1, 밴드갭을 Eg1, 상기 제 3의 장벽층의 전자친화력을 χ3, 밴드갭을 Eg3로 했을 때,
    다음식
    이 성립하도록 구성된 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제 3의 장벽층을 형성하는 반도체가 Ⅲ족 원소로서 Ga, Al 및 In중 적어도 하나를 포함하고, Ⅴ족 원소로서 As 및 P 중 적어도 하나를 포함하는 Ⅲ-Ⅴ족 화합물 반도체로부터 이루어지도록 구성된 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제 3의 장벽층을 형성하는 반도체가 InGaP 또는 AlGaInP 또는 InGaAsP인 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 제 3의 장벽층을 형성하는 반도체가 Al조성비 50%이상의 AlGaAs 또는 AlGaInAs인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 제 3의 장벽층의 두께가 20nm 이하인 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 제 1의 장벽층을 형성하는 반도체가, AlGaAs 또는 GaAs 또는 InGaP인 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 제 3의 장벽층과 상기 채널층 사이에, 상기 채널층 보다도 전자친화력이 작은 반도체로 이루어지는 제 4의 장벽층을 갖춘 것을 특징으로 하는 반도체장치.
  8. 제 7항에 있어서,
    상기 제 4의 장벽층을 형성하는 반도체가, AlGaAs 또는 GaAs인 것을 특징으로 하는 반도체장치.
  9. 제 7항에 있어서,
    상기 제 3의 장벽층과 상기 제 4의 장벽층의 두께의 합이 20nm이하인 것을 특징으로 하는 반도체장치.
  10. 제 1항에 있어서,
    상기 제 1의 장벽층과 상기 게이트전극사이에, 상기 제 1의 장벽층보다도 밴드갭이 작고, 고농도의 p형 불순물이 첨가된 p형 도전영역을 가지는 반도체로 이루는 제 5의 장벽층을 갖춘 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    상기 제 5의 장벽층을 형성하는 반도체가 GaAs인 것을 특징으로 하는 반도체장치.
  12. 제 1항에 있어서,
    상기 제 1의 장벽층에 첨가되어 있는 p형 불순물이 Zn인 것을 특징으로 하는 반도체장치.
  13. 제 1항에 있어서,
    상기 제 1의 장벽층과 상기 제 3의 장벽층 사이에, Zn의 확산속도가 제 1의 장벽층 보다도 늦은 반도체로 이루는 제 6의 장벽층을 갖춘 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 제 6의 장벽층을 형성하는 반도체가, GaAs 또는 AlGaAs인 것을 특징으로 하는 반도체장치.
  15. 제 13항에 있어서,
    상기 제 3의 장벽층과 상기 제 6의 장벽층의 두께의 합이 25nm이하인 것을 특징으로 하는 반도체장치.
  16. 제 1항에 있어서,
    상기 제 3의 장벽층에 접하는 게이트전극측 반도체층에 있어서, 상기 제 1의 장벽층에 포함되는 p형 불순물의 최대 농도의 십분의 일 이하의 불순물밖에 포함되지 않는 반도체층이 5nm이상의 두께에서 존재하는 것을 특징으로 하는 반도체장치.
  17. 제 1항에 있어서,
    상기 제 1의 장벽층, 제 3의 장벽층, 제 4의 장벽층 및 제 6의 장벽층의 어느 것 적어도 하나의 층에 고농도의 n형 불순물이 첨가되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 1항에 있어서,
    상기 채널층을 형성하는 반도체가, InGaAs 또는 GaAs인 것을 특징으로 하는 반도체장치.
KR10-2004-7021006A 2002-07-19 2003-07-15 반도체 장치 KR20050022012A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2004-7021006A KR20050022012A (ko) 2002-07-19 2003-07-15 반도체 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00210597 2002-07-19
KR10-2004-7021006A KR20050022012A (ko) 2002-07-19 2003-07-15 반도체 장치

Publications (1)

Publication Number Publication Date
KR20050022012A true KR20050022012A (ko) 2005-03-07

Family

ID=41784422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-7021006A KR20050022012A (ko) 2002-07-19 2003-07-15 반도체 장치

Country Status (1)

Country Link
KR (1) KR20050022012A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785944B2 (en) 2011-12-07 2014-07-22 Samsung Electronics Co., Ltd. High electron mobility transistor
KR20170032981A (ko) 2015-09-16 2017-03-24 한국건설기술연구원 내부 거름구조를 가지는 분리형 빗물받이

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785944B2 (en) 2011-12-07 2014-07-22 Samsung Electronics Co., Ltd. High electron mobility transistor
KR20170032981A (ko) 2015-09-16 2017-03-24 한국건설기술연구원 내부 거름구조를 가지는 분리형 빗물받이

Similar Documents

Publication Publication Date Title
US5705827A (en) Tunnel transistor and method of manufacturing same
JP2004055788A (ja) 半導体装置
US20010013604A1 (en) Compound semiconductor device and process for fabricating the same
US7462892B2 (en) Semiconductor device
US20220208761A1 (en) Iii-v semiconductor device with integrated protection functions
US7038250B2 (en) Semiconductor device suited for a high frequency amplifier
US20130032860A1 (en) HFET with low access resistance
US8299499B2 (en) Field effect transistor
KR20040012518A (ko) 반도체 장치
JPH024140B2 (ko)
US5151757A (en) Heterojunction field-effect transistor
US6903387B2 (en) Semiconductor device
KR100375417B1 (ko) 전계효과트랜지스터
US6465815B2 (en) High-breakdown voltage heterostructure field-effect transistor for high temperature operations
JP2661556B2 (ja) 電界効果型半導体装置
KR20050022012A (ko) 반도체 장치
JPH0682691B2 (ja) 電界効果型トランジスタ
JP5291309B2 (ja) 高電子移動度トランジスタおよび電子デバイス
US6184546B1 (en) High barrier gate and tri-step doped channel field-effect transistor
JP3010919B2 (ja) 電界効果型化合物半導体装置
Dickmann The backside pulse doped channel heterostructure field-effect transistor: Design, DC, and RF performance
JP2695832B2 (ja) ヘテロ接合型電界効果トランジスタ
Tsai et al. InGaP/GaAs camel-like gate field-effect transistor with InGaAs pseudomorphic doped-channel layer
TW201917895A (zh) 半導體元件
JPH06188274A (ja) ヘテロ接合電界効果トランジスタ

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination