KR20050021580A - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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KR20050021580A
KR20050021580A KR10-2005-7001724A KR20057001724A KR20050021580A KR 20050021580 A KR20050021580 A KR 20050021580A KR 20057001724 A KR20057001724 A KR 20057001724A KR 20050021580 A KR20050021580 A KR 20050021580A
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헬무트 브레치
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프리스케일 세미컨덕터, 인크.
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Abstract

전계 효과 트랜지스터는 제 1 부분(18) 및 제 2 부분(20)을 갖는 드레인 영역(12)을 갖고, 제 2 부분은 제 1 부분보다 낮게 도핑된다. 채널 영역(14)은 드레인 영역 위에 놓인 드레인 전극(24) 및 제 2 부분에 인접하다. 게이트 전극(16)은 채널 영역 위에 놓인다. 실드 구조(30)는 드레인 영역 위에 놓이고 반도체 기판(10)으로부터의 제 1 거리(33)에 제 1 섹션(32), 및 반도체 기판으로부터의 제 2 거리(35)에 제 2 섹션(34)을 갖고, 제 2 거리는 제 1 거리보다 크다. 특정 실시예에서, FET는 제 1 및 제 2 섹션들이 물리적으로 분리된 실드 구조를 포함한다. 이들 실드 섹션들의 위치는 FET내에서 변하고, 각각의 섹션의 전위는 독립적으로 제어될 수 있다.

Description

전계 효과 트랜지스터 및 그 제조 방법{Field effect transistor and method of manufacturing same}
본 발명은 일반적으로 전자 기술에 관한 것으로, 더 상세하게는 전계 효과 트랜지스터들 및 제조 방법들에 관한 것이다.
전계 효과 트랜지스터(FET)는 게이트 전극에 인가되는 전압을 조작함으로써 출력 전류가 제어되는 디바이스이다. FET들을 포함하는 트랜지스터들은 다수의 능동 전자 회로들의 빌딩 블럭(building block)들을 형성한다. FET의 성능은 여러 디바이스 구성요소들간의 캐패시턴스 및 레지스턴스 값들을 포함하는 다수의 디바이스 파라미터들의 상호작용에 의해 영향을 받는다. FET들은 이들 파라미터들의 복잡한 트레이드오프를 통해 최적화된다. 최적화 공정은 핫 캐리어 인젝션(hot carrier injection; HCI)의 영향을 또한 고려해야만 한다. 기존의 설계들은 게이트-드레인 캐패시턴스(Cgd) 감소 및 트랜지스터의 드리프트 영역에 영향을 주는 필드 플레이트(field plate)를 개별적으로 최적화하기에 충분히 유연하지 못하다.
FET 최적화의 복잡성은 Cgd를 감소시키고 동시에 피크 전계를 낮추도록 설계된 필드 플레이트의 추가가 게이트-소스 캐패시턴스(Cgs)를 현저히 증가시킬 것임을 지적하는 것으로 예시될 수 있다. 패러데이 실드(Faraday shield)들은 Cgd를 감소하기 위해 사용되었지만, 이러한 실드들이 수평 및 수직 전계 구성요소들에 영향을 줄 필요는 없다. 따라서, 다른 파라미터들에 미치는 부정적인 영향을 최소화하면서 일부 파라미터들을 최적화하기 위해 디바이스 특성들을 향상시키고 설계 유연성을 증가시킬 수 있는 디바이스 구조에 대한 필요성이 존재한다.
도 1은 종래 기술의 종래 공정 기술들에 따라 구성된 FET의 일부의 단면도.
도 2는 본 발명의 실시예에 따라 구성된 FET의 일부의 단면도.
도 3은 본 발명의 실시예에 따라 구성된 디바이스를 형성하는 방법을 예시하는 흐름도.
도 4는 본 발명의 실시예에 따라 구성된 전기 도전성 실드 구조를 형성하는 방법을 예시하는 흐름도.
도 5는 본 발명의 다른 실시예에 따라 구성된 디바이스를 형성하는 방법을 예시하는 흐름도.
도 6은 본 발명의 다른 실시예에 따라 구성된 FET의 일부의 단면도.
본 발명은 도면들의 첨부 도들에 관련하여 하기 상세한 설명을 읽으므로써 더 이해될 것이다.
예시의 간이화 및 명료함을 위해, 도들은 구조의 일반적인 수단을 예시하고, 공지된 요점들 및 기술들의 설명들 및 상세함들은 본 발명을 불필요하고 불명료하게 하는 것을 피하기 위해 생략될 수 있다. 부가하여, 도들의 요소들은 실제 크기에 맞추지 않았다. 예컨대, 일부 요소들의 크기들은 본 발명의 이해를 향상시키기 위해 다른 요소들에 비해 확대될 수 있다. 상이한 도들의 동일한 참조 번호들은 동일한 요소들을 표시한다.
설명 및 청구항들내의 용어들 제 1, 제 2, 제 3, 제 4, 등은 동일한 요소들간의 구별을 위해 사용되고, 특정 순서 또는 연대순을 설명하기 위해 필요한 것이 아니다. 그렇게 사용된 용어들은, 여기서 설명된 본 발명의 실시예들이 예컨대, 여기서 예시된 것들 또는 설명된 것들 외의 순서들에서 동작 가능하도록 적절한 환경들하에서 교환 가능하다.
설명 및 청구항들내의 용어들, 좌, 우, 정면, 뒤편, 상부, 바닥, 위, 아래 등은 설명 목적들을 위해 사용되고 파라미터 관련 포지션들을 설명하기 위해 필요한 것이 아니다. 그렇게 사용된 용어들은, 여기서 설명된 본 발명의 실시예들이 예컨대, 여기서 예시된 것들 또는 설명된 것들 외의 다른 동작들에서 동작 가능하도록 적절한 환경들하에서 교환 가능하다. 여기서 사용된 용어 결합됨(coupled)은 기계 및 비-기계 수단으로 직접적으로 또는 간접적으로 연결되는 것으로서 규정된다.
여기서 개재된 본 발명의 특정 실시예에서, FET는 그것의 제조 공정 동안 구현된 이중 플레이트 구조를 포함한다. 플레이트의 한 부분은 피크 전계에 영향을 주도록 반도체에 충분히 근접하게, 그러나 Cgs가 현저히 증가하지 않도록 게이트로부터 충분히 떨어져 있게 생성될 수 있다. Cgs가 감소되므로, 입력 임피던스는 증가하고, 이는 원하는 결과다. 플레이트의 제 2 부분은 드레인으로부터 게이트를 차단하기 위해 더 두꺼운 유전층 상부에 생성되지만, Cgs가 현저히 증가하지 않도록 게이트로부터 여전히 충분히 떨어져 있다. 본 발명은 RF 하이 파워 디바이스들의 성능 최적화의 유연성을 현저히 증가시킨다.
도 1은 종래 기술에 알려진, 채널 영역(14)에 의해 분리된 드레인 영역(12) 및 소스 영역(13)이 반도체 기판(10)에 제공되어 전계 효과 트랜지스터의 일부를 형성하는 종래 전계 효과 트랜지스터(100)의 일부를 예시한다. 종래 기술에 공지된 바와 같이, 반도체 기판(10)은 실리콘층 또는 다른 반도체 물질층을 포함할 수 있다. 예컨대, 실리콘층은 실질적으로 에픽텍셜 공정을 사용하여 성장된 실리콘 결정으로 이루어질 수 있다.
여전히 도 1을 참조하여, 게이트 전극(16)은 게이트 산화물(15) 및 채널 영역(14)위에 놓여 있다. 채널 영역(14)을 가로질러 흐르는 전류는 게이트 전극(16)에 인가되는 전압을 조작함으로써 조작될 수 있다. 드레인 영역(12)은 제 1 부분(18) 및 제 2 부분(20)을 포함한다. 제 2 부분(20)은 드리프트 영역(22)을 포함하고, 제 1 부분(18)에 비해 낮게 도핑된다. 채널 영역(14)은 제 2 부분(20)에 인접한다. 드레인 전극(24)은 드레인 영역(12)의 제 1 부분(18)위에 놓여 있다.
회로 디바이스들의 크기들이 점점 작아짐에 따라, 소스와 드레인간의 전계들은 대응하는 증가를 겪는다. 이는 또한, 핫 캐리어 인젝션, 또는 HCI로 알려진 현상인, 전하 캐리어들이 디바이스의 게이트 산화물로 주입될 가능성을 증가시킨다. 이것이 해결되지 않은채로 남겨진 다면, HCI는 일부 예들에서, 회로 파손을 포함하는 회로 성능의 현저한 저하로 이끈다. 회로 디바이스들의 크기 감소의 다른 결과는 현저한 성능 저하를 또한 가져올 수 있는, 이러한 회로 디바이스들간의 기생 캐패시턴스의 증가이다.
이들 및 다른 문제점들은 패러데이 실드들 및 필드 플레이트들과 같은, 당해 기술 분야에서 잘 알려진 여러 기술들에 의해 해결되어 왔다. 그러나, 앞서 서두에서 설명되었던 바와 같이, 패러데이 실드들은 기생 캐패시턴스를 하락시키는 효과가 있어왔지만, HCI를 감소하기 위한 전계들을 감소하는 것에는 적은 유익한 효과를 갖고 있었고, 피크 전계를 감소시키도록 적응된 필드 플레이트들은 기생 캐패시턴스를 증가시키는 경향이 있다. 즉, 기존의 솔루션들은 상이한 문제점을 생성 또는 악화시키는 대가로 한가지 문제점을 해결하는 경향이 있다.
종래 기술의 이들 및 다른 단점들을 극복하기 위해, 도 2에서 예시된 바와 같이, 실드 구조(30)가 전계 효과 트랜지스터(200)에 제공된다. 실드 구조(30)의 적어도 일부는 드레인 영역(12)의 일부위에 놓여 있다. 전기 도전성인 실드 구조(30)는 반도체 기판(10)으로부터 제 1 거리(33) 떨어져서 위치한 제 1 섹션(32), 및 반도체 기판(10)으로부터 제 2 거리(35) 떨어져서 위치한 제 2 섹션(34)을 포함한다. 도 2에 예시된 실시예에서, 제 1 및 제 2 섹션들(32 및 34)은 2개의 구별된 구역(piece)들을 형성하기 위해 서로간에 분리된다. 실드 구조(30)는 전기적으로 절연인 유전 스택(300)내에 걸쳐 부분적으로 위치한다. 전기적으로 절연인 유전 스택(300)은 유전층들(310 및 320)로 이루어진다. 도 2에 예시된 실시예에서, 유전층(310)의 두께는 제 1 거리(33)를 규정하고, 유전층들(310 및 320)의 결합된 두께와 제 1 섹션(32)은 제 2 거리(35)를 규정한다. 유전층들(310 및 320)은 동일하거나 또는 상이한 두께들을 가질 수 있다. 따라서, 제 2 거리(35)는 제 1 거리(33) 보다 크다. 일 실시예에서, 실드 구조(30)의 제 1 섹션(32)은 드레인 영역(12)의 제 2 부분(20)위에 놓여있으면서, 실드 구조(30)의 제 2 섹션(34)은 게이트 전극(16) 및 제 1 섹션(32)위에 놓여 있다. 이후 더 상세히 설명될 바와 같이, 특정 실시예는 드레인 전극(24)이 실드 구조(30)의 제 1 섹션(32) 보다 제 2 섹션(34)에 더 근접하게 위치시킬 수 있다. 이 위치는 이전에 설명된 바와 같이, Cgd의 최적의 감소를 허용한다. 실드 구조(30)는 전기적으로 도전성인 솔리드 플레이트(solid plate)를 포함할 수 있거나, 또는 실드 구조(30)는 도전 스트립(conducting strip)들의 그리드(grid) 또는 다른 배열을 포함할 수 있다. 실드 구조(30)는 예컨대, 텅스텐 실리사이드와 같은 금속을 포함할 수 있고, 실드 구조(30)는 다른 금속 또는 도핑된 반도체 물질과 같은 다른 전기적으로 도전성인 물질을 포함할 수 있다. 다른 적절한 물질들이 또한 사용될 수 있고, 이는 당업자에 쉽게 명료할 것이다.
제 1 거리(33)는 드리프트 영역(22)의 수평 및 수직 전계 구성요소들이 전계 효과 트랜지스터(200)의 동작 동안 실질적으로 변경되기에 충분히 근접하게 제 1 섹션(32)을 반도체 기판(10)에 놓이도록 선택되고, 따라서 HCI가 감소한다. HCI의 감소는 디바이스의 드리프트를 감소시킨다. 제 1 거리(33)는 게이트 전극(16)과 드레인 전극(24)간의 브레이크다운 전압(breakdown voltage; BV)이 다른 파라미터들에 안좋은 영향을 주지 않으면서 증가될 수 있기에 충분히 근접하게 제 1 섹션(32)을 반도체 기판(10)에 포지션되도록 또한 선택된다. 제 2 섹션(34)의 기능이 Cgd를 감소시키는 것이기 때문에, 상기된 바와 같이 제 2 거리(35)는 제 1 거리(33) 보다 크다. 특정 실시예에서, 제 2 거리(35)는 제 1 거리(33) 보다 대략 3배 내지 4 배 크다. 예컨대 일 실시예에서, 제 1 거리(33)는 대략 200 나노미터일 수 있고, 제 2 거리(35)는 대략 600 내지 800 나노미터일 수 있다. 다른 디바이스 기하학적 구조(geometry)들은 상이한 거리값들을 가질 수 있다. 제 1 및 제 2 거리들(33 및 35)은 반도체 기판(10)의 표면(11)에서 시작하여 그로부터 수직으로 확장하는 경로를 따라 측정된다. 일 실시예에서, 제 2 섹션(34)을 게이트 전극(16)으로부터 분리하는 최단 직선 거리는 제 1 거리(33)보다 크고 제 2 거리(35)보다 작다. 최단 직선 거리는 도들에서 확실히 도시되지는 않았지만, 제 3 거리로 호칭될 것이다. 실드 구조(30)는 제 1 높이(41)를 갖고, 드레인 전극(24)은 제 2 높이(43)를 갖는다. 제 1 높이(41)는 제 2 높이(43)보다 작다.
도 2를 여전히 참조하여, 이중 실드 구조의 특정 실시예에서, 실드 구조(30)의 제 2 섹션(34)은 게이트 전극(16)위에 전체 또는 부분적으로 놓여있고, 제 1 섹션(32)위에 적어도 부분적으로 놓이도록 게이트 전극(16) 너머로 확장한다. 제 2 섹션(34)의 선택적인 점선부(31)로 표시된 바와 같이, 제 2 섹션(34)은 드레인 전극(24)이 제 1 섹션(32)보다 제 2 섹션(34)에 근접하도록 드레인 전극(24)을 향하여 제 1 섹션(32) 너머로 또한 확장할 수 있다. 도 2에 예시된 실시예에서, 게이트 전극(16), 드레인 전극(24), 및 실드 구조(30)는 반도체 기판(10)의 표면(11)위에 각각 놓인다.
실드 구조(30)는 제 1 섹션(32) 및 제 2 섹션(34)을 포함하는 분리된 섹션들로 이루어질 수 있다. 보다 상세하게, 실드 구조(30)의 제 1 및 제 2 섹션(32 및 34)은 물리적으로 분리될 수 있고, 그로인해, FET 디바이스의 별개의 구역들을 포함한다. 제 1 섹션(32)을 제 2 섹션(34)으로부터 물리적으로 분리하는 것은 유연성을 제공하여, FET의 기능을 최적화하도록 계산된 수단으로 각각의 섹션을 독립적으로 위치시킨다. 반면에 다른 실시예에서, 실드 구조(30)는 제 1 섹션(32)과 제 2 섹션(34)이 함께 결합된 하나 또는 단일(unitary) 섹션으로 또한 이루어질 수 있다. 이 실시예는 HCI 및 Cgd의 감소와 같은, 물리적으로-분리된 실시예의 적어도 일부 이점들을 제공하지만, 설계 유연성의 더 적은 정도(degree)를 제공한다. 예컨대, 제 1 섹션과 제 2 섹션(32 및 34)이 함께 결합된다면, 섹션들의 독립적인 바이어싱(biasing)이 필요치 않다. 실드 구조(30)의 바이어싱은 이후 더 상세히 설명된다. 본 발명의 이 설명에서, 제 1 섹션(32) 및 제 2 섹션(34)을 포함하는 실드 구조는, 섹션들이 결합되거나 또는 분리된 것에 무관하게 "이중 실드" 구조로 호칭될 것이다.
일부 애플리케이션들에 대해, 실드 구조(30)는 전기적으로 바이어스되지 않을 수 있다. 다른 애플리케이션들에 대해, 실드 구조(30)를 바이어스하기를 요망할 수 있다. 일 실시예에서, 실드 구조(30)의 제 1 및 제 2 섹션들(32 및 34)은 접지에 전기적으로 결합된다. 다른 실시예에서, 제 1 및 제 2 섹션들(32 및 34)은 상이한 전위들로 개별적으로 바이어스된다. 예컨대, 낮은 온-저항(on-resistance)가 요망될 때, 이는 중요할 수 있다. 일반적으로, 낮은 온-저항을 성취하기 위해, 더 높은 문턱 전압, 더 높은 바이어스가 제 1 섹션(32)에 인가되어야 한다. 특정 실시예에서, 제 1 섹션(32)은 FET에 대한 문턱 전압과 대략 동일한 미리 결정된 전위에 전기적으로 결합되고, 제 2 섹션(34)은 접지에 전기전으로 결합된다.
이중 실드 구조는 종래 공정 단계들에 작은 변경들만을 생성할 수 있다. 도 3은 본 발명의 일 실시예에 따른 이중 실드 구조를 갖는 FET의 특정 실시예를 생성하는 방법(40)을 예시한다. 방법(40)의 제 1 단계(42)는 반도체 기판을 제공하는 것이다. 선택적인 단계인, 방법(40)의 제 2 단계(44)는 반도체 기판에 채널 영역을 형성할 수 있다. 방법(40)의 제 3 단계(46)는 채널 영역 위에 게이트 유전층 및 게이트 전극을 형성하는 것이다. 방법(40)의 제 4 단계(48)는 채널 영역에 인접한 반도체 기판에 드레인 영역을 형성하는 것이고, 여기서 드레인 영역은 제 1 부분 보다 더 낮게 도핑된 제 2 부분을 구비한, 제 1 부분 및 제 2 부분을 갖는다. 방법(40)의 제 5 단계(50)에서, 전기적으로 도전성인 실드 구조는 드레인 영역의 제 2 부분 위에 형성되고, 실드 구조는 반도체 기판으로부터의 제 1 거리에 제 1 섹션, 및 제 1 거리보다 큰 반도체 기판으로부터의 제 2 거리에 제 2 섹션을 갖는다. 방법(40)의 제 6 단계(52)는 드레인 영역의 제 1 부분위에 드레인 전극을 형성하는 것이다. 방법(40)에서 예시된 바와 같이, 드레인 전극 및 실드 구조는 상이한 단계들 동안 형성된다. 방법(40)의 다른 실시예들에서, 전기적으로 도전성인 실드 구조는 드레인 전극의 형성 이전, 이후, 또는 동시에 형성될 수 있다.
도 4는 방법(40)의 제 5 단계(50)에서 형성된 전기적으로 도전성인 실드 구조를 형성하는 방법(60)을 예시한다. 방법(60)의 제 1 단계(62)는 반도체 기판 및 게이트 전극위에 제 1 유전층을 형성하는 것이다. 당업계에 공지된 바와 같이, 유전층들의 형성은 유전체 물질을 증착 및 패터닝하는 단계, 원하지 않는 부위들을 에칭하는 단계, 유전체 물질을 평탄화하는(planarize) 단계, 및 표준 공정 기술들에 따른 다른 단계들을 통상적으로 포함할 수 있다. 방법(60)에 의해 형성된 유전층들은 산화물 또는 질화물 층들일 수 있거나, 또는 어떤 다른 유전체 물질을 포함할 수 있다. 예로서, 산화층은 산화 퍼니스(oxidation furnice)에서 열에 의해 성장되거나, 또는 화학적 증착법(chemical vapor deposition process)에 의해 증착된 실리콘 다이옥사이드(silicon dioxide)로 실질적으로 이루어질 수 있다. 다른 예들로서, 산화층은 화학적 증착법에 의해 증착된 테트라-에칠-올쏘-실리케이트(tetra-ethyl-ortho-silicate; TEOS) 또는 포스포실리케이트 글래스(phosphosilicate glass)로 실질적으로 이루어질 수 있거나, 또는 산화층은 화학적 증착법에 의해 또한 증착된 실리콘 옥시-나이트라이드(silicon oxy-nitride)로 실질적으로 이루어질 수 있다. 더욱이, 산화층은 산화 하프늄과 같은 높은 유전 상수 물질을 포함할 수 있다. 예로서, 질화물 층은 화학적 증착법에 의해 증착된 실리콘 나이트라이드(silicon nitride)으로 실질적으로 이루어질 수 있다. 다른 예로서, 질화층은 화학적 증착법에 의해 또한 증착된 실리콘 옥시-나이트라이드로 실질적으로 이루어질 수 있다.
도 4를 여전히 참조하여, 방법(60)의 제 2 단계(64)는 실드 구조의 제 1 섹션을 제 1 유전층위에 형성하는 것이다. 방법(60)의 제 3 단계(66)는 제 2 유전층을 실드 구조의 제 1 섹션위에 형성하는 것이다. 방법(60)의 제 4 단계(68)에서, 실드 구조의 제 2 섹션은 제 2 유전층위에 형성된다. 방법(60)은 제 3 유전층이 실드 구조의 제 2 섹션위에 형성되는 선택적인 제 5 단계(70)를 포함할 수 있다.
도 5에 예시된 바와 같은, 교번 실시예에서, 방법(60)은 제 1 유전층이 반도체 기판위에 형성되는 제 1 단계(82)를 갖는 방법(80)으로 대체될 수 있다. 방법(80)의 제 2 단계(84)는 제 1 유전층위에 제 2 제 1 유전층위에 제 2 유전층을 형성하는 것이다. 방법(80)의 제 3 단계(86)는 제 1 및 제 2 유전층들위에 전기적으로 도전성인 실드 구조의 제 1 및 제 2 섹션들을 형성하는 것이다. 방법(80)은 연속적인 또는 단일 구조를 형성하기 위해, 도 6에서 예시된 바와 같이, 제 1 섹션과 제 2 섹션이 물리적으로 함께 결합되는 이중 실드 구조의 실시예를 형성한다.
도 6을 이제 참조하여, 실드 구조(30)의 제 1 섹션(32)과 제 2 섹션(34)이 단일 구조를 형성하기 위해 함께 결합되는 이중 실드 구조의 실시예가 예시되어 있다. 실드 구조(30)가 표면(11)에 근접하고 동시에 게이트 전극(16)으로부터 떨어져야 할 필요성은 본원에서 이미 설명되었다. 도 6의 단일 구조 실시예에서, 이 필요성은 두꺼운 인터-유전층(inter- dielectric layer; ILD)(88)을 드리프트 영역(22)과 드레인 영역(12)위의 제 1 구역(90)과, 소스 영역(13)과 채널 영역(14)위의 제 2 구역(92)으로 나눔으로써 성취된다. 이는 두꺼운 ILD(88)가 증착된 후, 제 1 및 제 2 구역들(90 및 92) 간의 범위로부터 두꺼운 ILD(88)를 제거하기 위해 두꺼운 ILD(88)를 마스킹하고 에칭함으로써 달성될 수 있다. 도 5와 관련하여 설명되었던 바와 같이, 얇은 ILD(94)는 두꺼운 ILD(88) 상부에 증착된다. 실드 구조(30)는 두꺼운 ILD(88) 및 얇은 ILD(94)위에 형성된다. 이 실시예는 요망한 바와 같이, 표면(11)에 적절하게 근접한 실드 구조(30)의 제 1 섹션(32) 및, 게이트 전극(16)으로부터 적절하게 떨어진 제 2 섹션(34)을 동시에 놓는다. 그러나, 이 실시예는 제 1 섹션(32) 및 제 2 섹션(34)의 독립적인 바이어싱을 허용하지 못하고, 유연성이 부족하기 때문에 일반적인 구조들에 쉽게 적응하지 못한다.
전술한 설명은 FET의 제조 공정 동안 구현되는 이중 플레이트 구조의 요망하는 특정 실시예들을 설명하였다. 설명된 바와 같이, 플레이트의 제 1 부분은 피크 전계에 영향을 주기 위해 충분히 근접하지만, Cgs를 현저히 증가시키지 않도록 하기 위해 게이트로부터 충분히 떨어져서 생성될 수 있다. 플레이트의 제 2 부분은 Cgd를 감소시키기 위해 드레인으로부터 게이트를 보호하도록 두꺼운 유전층의 상부에 생성되지만, Cgs를 현저히 증가시키지 않도록 게이트로부터 충분히 떨어져서 생성된다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 본 발명의 사상 또는 범위로부터 벗어나지 않고 여러 변경들이 이루어질 수 있음을 당업자는 이해할 것이다. 이러한 변경들의 여러 예들이 전술한 서명에서 주어져 왔다. 따라서, 본 발명의 실시예들의 개시는 본 발명의 범위의 예로서 의도된 것이고, 제한되도록 의도된 것이 아니다. 본 발명의 범위는 첨부된 청구항들에 의해 요구된 범위로만 제한될 것이다. 예컨대, 당해 기술의 평범한 사람에게 본원에서 설명된 이중 실드 구성은 다양한 실시예들에서 구현될 수 있고, 이들 일정 실시예들의 전술한 설명은 모든 가능한 실시예들의 완전한 설명을 나타낼 필요가 없다는 것이 쉽사리 명백할 것이다.
부가적으로, 이득들, 다른 이점들, 및 문제점들에 대한 솔루션이 특정 실시예들에 관하여 설명되었다. 그러나, 어떤 이득, 이점, 또는 솔루션이 발생 또는 더 명료하게 할 수 있는 이익들, 이점들, 문제점들에 대한 솔루션들은, 어떤 또는 모든 청구항들의 중요한, 요구되는, 또는 본질적인 특징들 또는 요소들로서 해석되어서는 안된다.
더욱이, 용어들 "포함하는(comprise)", "포함하는(include)", "갖는(have)", 및 이들의 변용들은, 요소들의 목록을 포함하는 공정, 방법, 아티클(article), 또는 장치가 그 요소들만을 포함하는 것이 아니라 그러한 공정, 방법, 아티클, 또는 장치에 명확하게 목록되거나 또는 삽입되지 않은 다른 요소들을 포함할 수 있도록, 배타적이지 않은 포함을 커버하도록 의도된다.
더욱이, 본원에서 개시된 실시예들 및 제한들은, 실시예들 및/또는 제한들이: (1) 청구항들에서 명확하게 청구되지 않고, (2) 균등론(the doctrine of equivalents)하에서 청구항들의 명확한 요소들 및/또는 제한들의 동등물들이거나 또는 잠재적이라면, 균등론하에서 공공(public)에 주어지지 않는다.

Claims (19)

  1. 전계 효과 트랜지스터에 있어서,
    반도체 기판;
    제 1 부분, 및 상기 제 1 부분 보다 낮게 도핑된 제 2 부분을 갖는 상기 반도체 기판내의 드레인 영역;
    상기 드레인 영역의 상기 제 2 부분에 인접한 상기 반도체 기판내의 채널 영역;
    상기 채널 영역 위에 놓인 게이트 전극;
    상기 드레인 영역의 상기 제 1 부분 위에 놓인 드레인 전극; 및
    상기 반도체 기판으로부터의 제 1 거리에 제 1 섹션, 및 상기 반도체 기판으로부터의 제 2 거리에 제 2 섹션을 갖는, 상기 드레인 영역의 상기 제 2 부분 위에 놓인 전기적으로 도전성인 실드 구조(shield structure)로서, 상기 제 2 거리는 상기 제 1 거리보다 큰, 상기 전기적으로 도전성인 실드 구조를 포함하는, 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션은 상기 게이트 전극 위에 놓인, 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 드레인 전극은 상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션보다 상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션에 근접한, 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션은 또한 상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션 위에 있는, 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조는 상기 제 1 및 제 2 섹션들을 포함하는 개별 섹션들로 이루어진, 전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조는 단일 구조(unitary structure)로 이루어진, 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 및 제 2 섹션들은 접지 전위에 전기적으로 결합된, 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 및 제 2 섹션들은 개별적으로 바이어스되는, 전계 효과 트랜지스터.
  9. 제 8 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션은 상기 전계 효과 트랜지스터에 대한 문턱 전압과 대략 동일한 미리 결정된 전위에 전기적으로 결합되고;
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션은 접지 전위에 전기적으로 결합된, 전계 효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 전기적으로 도전성인 실드 구조는 제 1 두께를 갖고;
    상기 드레인 전극은 제 2 두께를 가지며;
    상기 제 1 두께는 상기 제 2 두께보다 얇은, 전계 효과 트랜지스터.
  11. 전계 효과 트랜지스터에 있어서,
    표면을 갖는 반도체 기판;
    제 1 부분 및 상기 제 1 부분보다 낮게 도핑된 제 2 부분을 갖는 상기 반도체 기판내의 드레인 영역;
    상기 드레인 영역의 상기 제 2 부분에 인접한 상기 반도체 기판내의 채널 영역;
    상기 반도체 기판의 상기 표면 위와 상기 채널 영역 위의 게이트 전극;
    상기 반도체 기판의 상기 표면 위와 상기 드레인 영역의 상기 제 1 부분 위의 드레인 전극; 및
    제 1 섹션 및 제 2 섹션을 갖는 전기적으로 도전성인 실드 구조를 포함하고,
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션은 상기 드레인 영역의 상기 제 2 부분 위에 있고;
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션은 상기 반도체 기판의 상기 표면으로부터의 제 1 거리에 있고;
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션은 상기 게이트 전극 위에 있고;
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션은 상기 반도체 기판의 상기 표면으로부터의 제 2 거리에 있으며;
    상기 제 1 거리는 상기 제 2 거리보다 작은, 전계 효과 트랜지스터.
  12. 제 11 항에 있어서,
    상기 전기적으로 도전성인 실드 구조는 상기 제 1 및 제 2 섹션들을 포함하는 개별 섹션들로 이루어진, 전계 효과 트랜지스터.
  13. 제 11 항에 있어서,
    상기 전기적으로 도전성인 실드 구조는 단일 구조로 이루어진, 전계 효과 트랜지스터.
  14. 제 11 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 및 제 2 섹션들은 접지 전위에 전기적으로 결합된, 전계 효과 트랜지스터.
  15. 제 11 항에 있어서,
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션은 상기 전계 효과 트랜지스터에 대한 문턱 전압과 대략 동일한 미리 결정된 전위에 전기적으로 결합되고;
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 섹션은 접지 전위에 전기적으로 결합된, 전계 효과 트랜지스터.
  16. 전계 효과 트랜지스터를 제조하는 방법에 있어서,
    채널 영역을 포함하는 반도체 기판을 제공하는 단계;
    게이트 전극을 상기 채널 영역 위에 형성하는 단계;
    제 1 부분 및 상기 제 1 부분보다 낮게 도핑된 제 2 부분을 갖는 상기 반도체 기판내의 드레인 영역을 상기 채널 영역에 인접하게 형성하는 단계;
    상기 반도체 기판으로부터의 제 1 거리에 제 1 섹션, 및 상기 반도체 기판으로부터의 제 2 거리에 제 2 섹션을 갖는 전기적으로 도전성인 실드 구조를 상기 드레인 영역의 상기 제 2 부분 위에 형성하는 단계로서, 상기 제 2 거리는 상기 제 1 거리보다 큰, 상기 전기적으로 도전성인 실드 구조 형성 단계; 및
    드레인 전극을 상기 드레인 영역의 상기 제 1 부분 위에 형성하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법.
  17. 제 16 항에 있어서,
    상기 전기적으로 도전성인 실드 구조를 형성하는 단계는,
    제 1 유전층을 상기 반도체 기판 위에 형성하는 단계;
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션을 상기 제 1 유전층 위에 형성하는 단계;
    제 2 유전층을 상기 전기적으로 도전성인 실드 구조의 상기 제 1 섹션 위에 형성하는 단계; 및
    상기 전기적으로 도전성인 실드 구조의 상기 제 2 부분을 상기 제 2 유전층 위에 형성하는 단계를 더 포함하는, 전계 효과 트랜지스터 제조 방법.
  18. 제 16 항에 있어서,
    상기 전기적으로 도전성인 실드 구조를 형성하는 단계는,
    제 1 유전층을 상기 반도체 기판 위에 형성하는 단계;
    제 2 유전층을 상기 제 1 유전층 위에 형성하는 단계; 및
    상기 전기적으로 도전성인 실드 구조의 상기 제 1 및 제 2 섹션들을 상기 제 1 및 제 2 유전층들 위에 형성하는 단계를 더 포함하는, 전계 효과 트랜지스터 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 유전층을 형성하는 단계는 제 1 두께를 갖는 상기 제 1 유전층을 형성하는 단계를 더 포함하고;
    상기 제 2 유전층을 형성하는 단계는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 상기 제 2 유전층을 형성하는 단계를 더 포함하는, 전계 효과 트랜지스터 제조 방법.
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JPS56169368A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
US5119149A (en) * 1990-10-22 1992-06-02 Motorola, Inc. Gate-drain shield reduces gate to drain capacitance
US5252848A (en) * 1992-02-03 1993-10-12 Motorola, Inc. Low on resistance field effect transistor
US5912490A (en) * 1997-08-04 1999-06-15 Spectrian MOSFET having buried shield plate for reduced gate/drain capacitance

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