KR20050019952A - 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법 - Google Patents

디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법 Download PDF

Info

Publication number
KR20050019952A
KR20050019952A KR1020030056811A KR20030056811A KR20050019952A KR 20050019952 A KR20050019952 A KR 20050019952A KR 1020030056811 A KR1020030056811 A KR 1020030056811A KR 20030056811 A KR20030056811 A KR 20030056811A KR 20050019952 A KR20050019952 A KR 20050019952A
Authority
KR
South Korea
Prior art keywords
bit
bit pattern
detection signal
pattern
signal
Prior art date
Application number
KR1020030056811A
Other languages
English (en)
Inventor
이인헌
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020030056811A priority Critical patent/KR20050019952A/ko
Publication of KR20050019952A publication Critical patent/KR20050019952A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H04J3/0608—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치 및 방법에 관한 것이다.
본 발명은 제1 및 제2 F-비트 인에이블신호에 의해 제어되어 디에쓰 쓰리 프레임으로부터 F-비트 패턴 또는 2 프레임 동안 연속적으로 발생된 F-비트 패턴을 검출하여, 각각 F-비트 검출신호와 F-비트 연속검출신호, 및 패턴 검출신호를 출력하는 제1 및 제2 F-비트 패턴 검색부와; 상기 제1 및 제2 F-비트 패턴 검색부의 F-비트 검출신호 또는 F-비트 연속검출신호 중 먼저 입력된 검출신호를 선택하고, 그 선택된 F-비트 검출신호 또는 F-비트 연속검출신호와 각 패턴 검출신호를 이용하여 F-비트 패턴이 검출되었음을 알리는 F-비트 패턴 검출확인신호 및 F-비트 패턴 검출신호를 출력하는 F-비트 패턴 처리부와; 상기 F-비트 패턴 처리부로부터 F-비트 패턴이 검출되지 않았음을 알리는 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신되면, 상기 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신될 때마다 상기 제1 및 제2 F-비트 인에이블신호를 각각 소정의 기준지연시간만큼 지연하여 출력하는 카운터 및 로드신호 생성부를 포함하는 장치를 구비하여 구성된다.
따라서, 본 발명은 디에쓰 쓰리(DS 3)를 사용하는 통신 시스템의 인터페이스 장치에 있어서, 외부망으로부터 입력되는 디에쓰 쓰리 프레임으로부터 F-비트 패턴 'F1,F2,F3,F4'의 신호패턴 '1001'을 검색하여 프레임의 시작점을 검출하는 경우, 시스템 클럭주기에 대해 85 클럭주기의 시간차를 둔 두 개의 F-비트 패턴 검색부를 사용하여 F-비트 패턴을 병렬로 검색하여, 상기 F-비트 패턴이 검출되지 않으면 기준지연시간만큼 지연하여 디에쓰 쓰리 프레임을 재검색하고, 상기 F-비트 패턴이 2 프레임 연속하여 검출되면 상기 수신된 디에쓰 쓰리 프레임으로부터 데이터를 추출함으로써, 두 개의 F-비트 패턴 검색부를 통한 디에쓰 쓰리 프레임의 병렬적인 검색으로 인해 F-비트 패턴 검출의 정확성이 증대되어, 통신 시스템의 인터페이스 장치의 안정성 및 데이터 처리속도를 향상하는 효과가 있다.

Description

디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치 및 방법{FRAME DETECTING APPARATUS AND METHOD IN COMMUNICATION SYSTEM USING DIGITAL SIGNAL 3}
본 발명은 통신 시스템에 관한 것으로, 특히 디에쓰 쓰리(DS 3)를 사용하는 통신 시스템의 인터페이스 장치에 있어서, 외부망으로부터 입력되는 디에쓰 쓰리 프레임으로부터 F-비트 패턴 'F1,F2,F3,F4'의 신호패턴 '1001'을 검색하여 프레임의 시작점을 검출하는 경우, 시스템 클럭주기에 대해 85 클럭주기의 시간차를 둔 두 개의 F-비트 패턴 검색부를 사용하여 F-비트 패턴을 병렬로 검색하고, 상기 F-비트 패턴이 2 프레임 연속하여 검출되면 상기 수신된 디에쓰 쓰리 프레임으로부터 데이터를 추출함으로써, F-비트 패턴 검출의 정확성 및 신뢰성을 향상하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치 및 방법에 관한 것이다.
일반적으로, 디지털 전송 방식은 광케이블을 전송매체로 사용하는 광전송 방식으로 발전하고 있고, 디지털 신호를 전송하기 위한 전송 시스템에는 교환기 간 또는 각 노드 내에서 전송되는 신호가 서로 동기되도록 하기 위하여 통상 클럭발생회로를 내장하고 있으며, 이러한 클럭발생회로에는 통상 위상동기루프(Phased Locked Loop, PLL)가 형성되어 있다.
여기서, 상기 위상동기루프가 아날로그 방식으로 설계된 것을 PDH(Plesiochronous Digital Hierarchy) 방식이라 하고, 디지털 동기 방식으로 된 것을 SDH(Synchronous Digital Hierarchy) 방식이라 하며, 현재 광매체 상에서 데이터를 전송하기 위한 방식은 PDH 전송 시스템에서 SDH 전송 시스템으로 변화하고 있는 추세에 있다.
한편, 디지털 신호 등급은 일련의 표준 디지털 전송속도나 레벨을 위한 용어로서, 한 개의 전화 음성 채널에 사용되는 대역폭인 64kbps의 전송속도를 기반 속도인 'DS(Digital Signal) 0' 으로 하여, 북미의 T급 회선 시스템과 유럽의 E급 회선 시스템 등에서 모두 DS 시리즈가 기본 배수로 운영된다.
따라서, 'DS 0'은 디지털 신호 등급 시리즈의 기반이 되고, 'DS 1'은 T-1 회선 내의 신호로서 사용되어 24개의 'DS 0' 신호들이 PCM(Pulse Code Modulation)과 TDM(Time Division Multiplex) 변조 방법을 사용하여 전송된다.
그리고, 'DS 2'는 4개의 'DS 1' 신호들이 함께 다중화되어 6.312Mbps의 속도를 내고, 'DS 3'은 T-3 회선 내의 신호로서, 'DS 1'의 28배 속도, 즉 44.736Mbps의 속도를 낸다.
예를 들어, 전송방식 DS 3을 사용하는 통신 시스템에서의 인터페이스 장치는, 도1과 같이, PLCP 모듈(10), 다중화기(Multiplexer)(11), PDH부(12), 역다중화기(Demultiplexer)(13)로 구성된다.
PLCP 모듈(10)은 ATM(Asynchronous Transfer Mode)망을 통해 수신된 ATM셀을 PLCP 프레임으로 매핑(Mapping)하여 다중화기(11)로 출력한다.
즉, 상기 PLCP 모듈(10)은 데이터 전송이나 수신을 위해 ATM셀 즉, DS 3 프레임의 페이로드를 매핑한 IEEE 802.6에 정의된 PLCP 프레임을 다중화기(11)로 출력하게 된다.
여기서, 상기 PLCP 모듈(10)은 물리계층에 속하여 상기와 같은 매핑을 통하여, 다양한 전송 매체 및 전송속도를 하나의 MAC (Media Access Control)계층과 연계시키는 역할을 하며, 상기 MAC 계층의 데이터를 DQDB(Distributed Queue Dual Bus)가 지원하는 다양한 전송방식에 맞추어 전송하는 기능을 수행한다.
그리고, 상기 DQDB가 지원하는 전송방식은 다양하므로, 각 전송방식별로 PLCP가 존재하여 각 전송방식의 특성을 흡수하고, 상위계층인 MAC 계층에는 동일한 인터페이스를 제공함으로서, MAC 계층의 물리계층에 대한 독립성을 제공하게 된다.
한편, 다중화기(11)는 ATM망으로부터 ATM셀을 수신하고 상기 PLCP 모듈(10)로부터 매핑된 PLCP 프레임을 수신하여, 설계자의 모드 설정에 따라 선택적으로 ATM셀 혹은 PLCP 프레임을 PDH부(12)로 출력한다.
그러면, 상기 PDH부(12)는 상기 다중화기(11)로부터 수신된 데이터를 DS 3 데이터로 변환하여 외부망으로 전달하도록 인터페이스 하는 역할을 수행하고, 반대로 외부망으로부터 수신된 DS 3 데이터를 변환하여 ATM망 내부로 전송하는 인터페이스 역할을 수행한다.
즉, 외부망으로부터 상기 PDH부(12)로 수신된 DS 3 데이터는 변환되어 PLCP 모듈(10) 및 역다중화기(13)로 전송되고, 상기 역다중화기(13)는 설계자의 모드 설정에 따라 상기 PLCP 모듈(10)에서 출력된 PLCP 프레임 또는 상기 PDH(12)로부터 수신된 데이터 중에서 ATM셀을 선택적으로 추출하여 ATM망으로 전송하게 된다.
이때, 상기 PDH부(12)는 외부망으로부터 수신된 DS 3 데이터로부터 클럭신호 및 데이터를 추출하여 ATM망으로 전송하기에 적합한 데이터로 변환하거나 그 역의 역할을 수행하므로, 수신된 DS 3 프레임으로부터 데이터의 시작점과 끝점을 찾아 동기를 맞쳐 처리하는 것은 시스템 성능을 좌우하는 중요한 기능이 된다.
그런데, 상기에서와 같이 종래의 기술에 있어서, 전송방식 DS 3을 사용하는 통신 시스템에서의 인터페이스 장치가 수신된 DS 3 프레임을 처리할 시 수신된 DS 3 프레임으로부터 데이터 영역을 추출하는 경우, 하나의 F-비트 패턴 검색부를 사용하여 데이터 영역을 추출함으로써, 수신된 DS 3 프레임의 지연이 발생하거나 데이터 영역을 추출하기 위한 소정의 패턴과 유사한 비트열이 발생하면, 이를 방지하거나 보상하지 못하여 데이터 영역 추출의 정확성이 떨어지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 디에쓰 쓰리(DS 3)를 사용하는 통신 시스템의 인터페이스 장치에 있어서, 외부망으로부터 입력되는 디에쓰 쓰리 프레임으로부터 F-비트 패턴 'F1,F2,F3,F4'의 신호패턴 '1001'을 검색하여 프레임의 시작점을 검출하는 경우, 시스템 클럭주기에 대해 85 클럭주기의 시간차를 둔 두 개의 F-비트 패턴 검색부를 사용하여 F-비트 패턴을 병렬로 검색하고, 상기 F-비트 패턴이 2 프레임 연속하여 검출되면 상기 수신된 디에쓰 쓰리 프레임으로부터 데이터를 추출함으로써, F-비트 패턴 검출의 정확성 및 신뢰성을 향상하도록 하는 장치 및 방법을 제공함에 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 제1 및 제2 F-비트 인에이블신호에 의해 제어되어 디에쓰 쓰리 프레임으로부터 F-비트 패턴 또는 2 프레임 동안 연속적으로 발생된 F-비트 패턴을 검출하여, 각각 F-비트 검출신호와 F-비트 연속검출신호, 및 패턴 검출신호를 출력하는 제1 및 제2 F-비트 패턴 검색부와; 상기 제1 및 제2 F-비트 패턴 검색부의 F-비트 검출신호 또는 F-비트 연속검출신호 중 먼저 입력된 검출신호를 선택하고, 그 선택된 F-비트 검출신호 또는 F-비트 연속검출신호와 각 패턴 검출신호를 이용하여 F-비트 패턴이 검출되었음을 알리는 F-비트 패턴 검출확인신호 및 F-비트 패턴 검출신호를 출력하는 F-비트 패턴 처리부와; 상기 F-비트 패턴 처리부로부터 F-비트 패턴이 검출되지 않았음을 알리는 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신되면, 상기 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신될 때마다 상기 제1 및 제2 F-비트 인에이블신호를 각각 소정의 기준지연시간만큼 지연하여 출력하는 카운터 및 로드신호 생성부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 디에쓰 쓰리 프레임을 검사하여 F-비트 패턴의 검출 여부를 확인하여, F-비트 패턴이 검출되지 않으면 기준지연시간만큼 지연하여 디에쓰 쓰리 프레임을 재검색하는 단계와; 상기 확인 결과, F-비트 패턴이 2 프레임 연속하여 검출되면 상기디에쓰 쓰리 프레임으로부터 데이터를 추출하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 디에쓰 쓰리(DS 3)를 사용하는 통신 시스템에서의 프레임 검출 장치의 구성을 보인 블록도로서, 이에 도시한 바와 같이, 제1 F-비트 패턴 검색부(100), 제2 F-비트 패턴 검색부(200), M-비트 패턴 검색부(300), F-비트 패턴 처리부(400), 프레임 검출 확인부(500), 카운터 및 로드신호 생성부(600)로 구성한다.
본 발명은 전송방식 DS(Digital Signal) 3를 사용하는 ATM(Asynchronous Transfer Mode) 방식의 통신 시스템에 적용 가능하며, 상기 통신 시스템에서 DS 3 프레임의 구조는 도5와 같이, 1 프레임당 680비트로 총 7개 프레임 4760비트로 구성되어, 각 프레임에는 프레임 정렬을 위한 1비트의 오버헤드값과 데이터(info)를 나타내는 84비트의 정보비트가 8쌍을 이루는 것으로 가정한다.
여기서, DS 3를 사용하는 통신 시스템에서의 인터페이스 장치(미도시)는 외부망로부터 입력되는 DS 3 프레임으로부터 M-비트 패턴 'M1,M2,M3'의 신호패턴 '010'과 F-비트 패턴 'F1,F2,F3,F4'의 신호패턴 '1001'을 검색하여, 상기 DS 3 프레임의 정보비트 위치를 찾아 해당 정보비트(데이터 영역)에 실려 있는 직렬 ATM 셀을 바이트 데이터로 변환하여 ATM 망(미도시)으로 전송하는 역할을 하는데, 본 발명의 일실예에 따른 프레임 검출 장치는 상기 인터페이스 장치(미도시) 내에서 외부망으로부터 수신된 DS 3 프레임의 데이터 영역의 시작점을 검출하는 역할을 하게 된다.
이하, 본 발명 프레임 검출 장치 및 이의 동작과정을 첨부한 도6을 참조하여 설명한다.
먼저, DS 3를 사용하는 통신 시스템에 전원이 인가되면, 시스템 내 인터페이스 장치(미도시)에 위치한 본 발명 프레임 검출 장치는 카운터 및 로드신호 생성부(600)의 카운터를 구동하여(S60), 상기 카운터 및 로드신호 생성부(600)가 85비트 카운팅신호, 가로패턴 카운팅신호, 세로패턴 카운팅신호, 프레임 기준신호를 출력한다.
그 다음, 외부망로부터 입력되는 DS 3 프레임이 제1 및 제2 F-비트 패턴 검색부(100,200)와 M-비트 패턴 검색부(300)로 수신되면, 상기 각 패턴 검색부(100∼300)는 그 수신된 DS 3 프레임 데이터로부터 F-비트 패턴 또는 M-비트 패턴이 있는지를 검색하여 이들을 검출하는데(S61∼S63), 여기서 본 발명의 도6에는 상기 DS 3 프레임의 데이터 영역의 시작점을 검출하기 위해 주로 사용되는 F-비트 패턴의 검출을 중심으로 나타내었다.
상기 제1 및 제2 F-비트 패턴 검색부(100,200)는 수신된 DS 3 프레임의 데이터 영역의 시작점을 검출하기 위하여 F-비트 패턴을 검출하는 역할을 하는데, 즉 제1 및 제2 F-비트 인에이블신호에 의해 제어되어 외부망으로부터 수신된 프레임을 검사하여 F-비트 패턴인 '1001' 또는 2 프레임 동안 연속으로 발생되는 상기 F-비트 패턴 '1001'을 검출하고, 그에 따라 '활성화 상태'의 제1 및 제2 F-비트 검출신호 또는 제1 및 제2 F-비트 연속검출신호와 제1 및 제2 패턴 검출신호를 F-비트 패턴 처리부(400)로 출력함으로써, 수신된 DS 3 프레임으로부터 F-비트 패턴을 두 개의 F-비트 패턴 검색부(100,200)을 사용하여 병렬로 검색하는 구조를 갖는다.
따라서, 두 개의 F-비트 패턴 검색부(100,200)를 통해 수신된 DS 3 프레임을 검색하게 되므로, F-비트 패턴 검출에 있어 정확성 및 신뢰성을 향상하게 된다.
그리고, M-비트 패턴 검색부(300)는 M-비트 인에이블신호에 의해 제어되어 상기 외부망으로부터 수신된 프레임을 검사하여 M-비트 패턴인 '010'을 검출하고, 그에 따라 '활성화 상태'의 M-비트 패턴 검출확인신호 및 M-비트 검출신호를 각각 프레임 검출 확인부(500)와 카운터 및 로드신호 생성부(600)로 출력한다.
여기서, 1비트의 프레임 정렬비트 또는 자리맞춤 제어비트와 84비트의 정보비트(데이터 영역)를 포함하는 85비트 단위로 F-비트 패턴을 검출하기 위하여, 상기 제1 및 제2 F-비트 인에이블신호는 각각 시스템 클럭에 대해 85 클럭주기(약 2)로 상기 카운터 및 로드신호 생성부(25)로부터 주기적으로 출력되고, 각 인에이블신호는 시스템 클럭주기의 시간차를 두어 출력된다.
그리고, 시스템 동작 중 제1 및 제2 F-비트 패턴 검색부(100,200)에서의 F-비트 패턴 검출 여부에 따라, 상기 제1 및 제2 F-비트 인에이블신호는 카운터 및 로드신호 생성부(25)에 의해 소정의 기준지연시간, 즉 85비트 단위로 입력되는 F-비트 패턴을 검출하기 위해 시스템 클럭주기의 시간만큼 지연된 후 제1 및 제2 F-비트 패턴 검색부(100,200)로 주기적으로 출력된다.
한편, F-비트 패턴 처리부(400)는 제1 및 제2 F-비트 패턴 검색부(100,200)로부터 입력된 제1 및 제2 F-비트 검출신호와 제1 및 제2 F-비트 연속검출신호 중에서 먼저 입력되는 F-비트 검출신호와 F-비트 연속검출신호를 선택하게 되며, 그 선택된 F-비트 검출신호가 '활성화 상태'에 있으면, 수신된 데이터 중에서 F-비트 패턴이 검출되었음을 알리는 '활성화 상태'의 F-비트 패턴 검출확인신호를 프레임 검출 확인부(500)로 출력하고, 상기 F-비트 검출신호가 '비활성화 상태'에 있으면, '비활성화 상태'의 F-비트 패턴 검출확인신호를 상기 프레임 검출 확인부(500)로 출력한다.
그리고, F-비트 패턴 '1001'은 제1 및 제2 F-비트 패턴 검색부(100,200)가 연속적으로 입력되는 프레임 데이터의 어떠한 시점에서 검색을 시작하였는지에 따라 '1001', '0011', '0110', '1100' 의 형태로 검출될 수 있으므로, 상기 검출된 F-비트 패턴 '1001', '0011', '0110', '1100' 중에서 어느 하나라면, 이는 현재 입력된 프레임의 정보비트 중 F-비트 패턴 검출이 시작되는 시작점이 어디인지를 알려주는 정보가 된다.
따라서, 상기 제1 또는 제2 F-비트 패턴 검색부(100,200)는 '1001', '0011', '0110', '1100' 으로 발생될 수 있는 F-비트 패턴 중 어느 한 가지 패턴이라도 2 프레임 동안 연속적으로 검출되는지를 확인하여, 2 프레임 동안 연속하여 발생되는 F-비트 패턴이 확인되면, 이는 현재 진행 중인 검색이 올바르게 동기되어 외부망으로부터 송신된 DS 3 프레임의 열과 행에 맞쳐 F-비트 패턴 '1001'이 연속적으로 검출되고 있음을 의미하므로, 상기 제1 또는 제2 F-비트 패턴 검색부(100,200)는 이에 대한 정보를 포함하는 '활성화 상태'의 제1 또는 제2 F-비트 연속검출신호를 출력한다.
또한, 상기 제1 또는 제2 F-비트 패턴 검색부(100,200)는 '1001', '0011', '0110', '1100' 으로 발생될 수 있는 F-비트 패턴 중 어느 한 가지 패턴이라도 2 프레임 동안 연속적으로 검출되는지의 확인 결과로부터, 현재 입력된 프레임의 정보비트 중 F-비트 패턴 검출이 시작되는 시작점을 알려주는 정보를 포함하는 제1 또는 제2 패턴 검출신호를 생성하여 F-비트 패턴 처리부(400)로 출력함으로써, 이를 이용하여 상기 F-비트 패턴 처리부(400)로부터 생성된 F-비트 패턴 검출신호에 의해, 카운터 및 로드신호 생성부(600)가 현재 입력된 프레임의 정보비트 중 F-비트 패턴 검출이 시작되는 시작점이 어디인지에 대한 정보를 보고받아 가로패턴 카운팅신호를 세팅함으로써, 검출된 데이터 영역에 실려 있는 직렬 ATM 셀을 바이트 데이터로 변환하여 ATM 망(미도시)으로 전송하는 일련의 데이터 처리가 이루어진다.
한편, F-비트 패턴 처리부(400)는 각 F-비트 검출신호와 F-비트 연속검출신호 중 먼저 도착한 검출신호를 출력한 제1 또는 제2 F-비트 패턴 검색부(100,200)를 선택한다.
그리고, 그 선택된 제1 또는 제2 F-비트 패턴 검색부(100,200)로부터 수신된 F-비트 검출신호와 F-비트 연속검출신호를 이용하여, F-비트 패턴 '1001'이 검출되었음을 나타내는 정보와, F-비트 검출신호 또는 F-비트 연속검출신호를 출력한 F-비트 패턴 검색부(100,200)에 대한 정보, 및 F-비트 패턴이 검출되기 시작하는 프레임의 시작점에 대한 정보 등을 포함하는 F-비트 패턴 검출신호를 생성하여 카운터 및 로드신호 생성부(600)로 출력한다.
이때, F-비트 패턴 '1001'이 최초에 한 번 검출되면, 상기 F-비트 패턴 처리부(400)는 '활성화 상태'의 F-비트 패턴 검출확인신호를 출력하고, 그에 따라 카운터 및 로드신호 생성부(600)는 85 클럭주기의 시간차를 갖는 제1 및 제2 F-비트 인에이블신호를 주기적으로 출력하여 제1 및 제2 F-비트 패턴 검색부(100,200)를 구동시킨다(S64).
그리고, F-비트 패턴 '1001'이 2 프레임 연속적으로 검출되면(S65), 상기 F-비트 패턴 처리부(400)로부터 출력된 F-비트 패턴 검출신호에는 해당 검출신호를 출력한 F-비트 패턴 검색부(100,200)에 대한 정보 및 F-비트 패턴이 검출되기 시작하는 시작점에 대한 정보가 실리게 되므로, 상기 카운터 및 로드신호 생성부(600)는 상기 F-비트 패턴 검출신호로부터 현재 검출된 F-비트 패턴이 어떤 F-비트 패턴 검색부(100,200)로부터 검출되었는지에 대한 정보와, 현재 수신된 DS 3 프레임으로부터 해당 F-비트 패턴이 검출되기 시작하는 시작점에 대한 정보를 얻게 되고, 그에 따라 상기 카운터 및 로드신호 생성부(600)는 가로패턴 카운팅신호를 세팅한다.
한편, 프레임 검출 확인부(500)는, 상기 단계(S63,S65)에서 F-비트 검출신호 및 F-비트 연속검출신호가 모두 활성화된 상태이어서 F-비트 패턴 처리부(400)로부터 출력된 '활성화 상태'의 F-비트 패턴 검출확인신호를 수신하여 F-비트 패턴이 검출되었음을 보고받고, M-비트 패턴 처리부(300)로부터 수신된 M-비트 패턴 검출확인신호를 통해서는 M-비트 패턴이 검출되었음을 보고받으면, 최종적으로 프레임의 데이터 영역이 검출되었음을 알리는 '활성화' 상태의 프레임 검출확인신호를 출력하여 인터페이스 장치(미도시)에서 해당 프레임으로부터 데이터를 추출하여 처리하도록 한다(S66).
카운터 및 로드신호 생성부(600)는 시스템에 전원이 인가되면 시스템 내의 클럭펄스를 이용하여 내부의 카운터를 통해 카운팅을 시작하면서, 그 카운팅된 값을 디코드하여 85비트 카운팅신호, 가로패턴 카운팅신호, 세로패턴 카운팅신호로 출력하여 이를 외부망으로부터 수신된 프레임으로부터 F-비트 패턴이 검출되기 시작하는 시작점의 검출 및 데이터 추출에 이용하도록 하는데, 여기서 상기 85비트 카운팅신호는 DS 3 프레임의 오버헤드값과 정보비트를 포함한 85비트를 카운팅하기 위한 신호를, 상기 가로패턴 카운팅신호는 한 프레임 내에서 8개로 구분된 가로패턴의 오버헤드값의 위치를 카운팅하기 위한 신호를, 상기 세로패턴 카운팅신호는 DS 3 프레임 내의 7개 프레임을 카운팅하기 위한 신호를 말한다.
그리고, 상기 카운터 및 로드신호 생성부(600)는 F-비트 패턴 처리부(400)로부터 출력된 '활성화 상태'의 F-비트 패턴 검출확인신호와, 현재 검출된 F-비트 패턴이 어떤 F-비트 패턴 검색부(100,200)로부터 검출되었는지에 대한 정보, 및 현재 수신된 DS 3 프레임으로부터 해당 F-비트 패턴이 검출되기 시작하는 프레임의 시작점에 대한 정보를 포함하는 F-비트 패턴 검출신호가 수신되면, 상기 제1 F-비트 인에이블신호와 제2 F-비트 인에이블신호간에 시스템 클럭주기에 대해 85 클럭주기의 시간차를 두어 각각 85 클럭주기로 출력한다.
그리고, 상기 단계(S63)에서, F-비트 패턴이 검출되지 않아서 F-비트 패턴 처리부(400)로부터 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신되면, 상기 카운터 및 로드신호 생성부(600)는 상기 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신될 때마다 상기 제1 및 제2 F-비트 인에이블신호를 각각 소정의 기준지연시간만큼 지연하면서 주기적으로 출력한다.
여기서, 상기 기준지연시간은 시스템의 성능 및 환경에 따라 변경할 수 있으며, 본 발명에서는 시스템 클럭주기의 시간으로 설정한 것으로 가정한다.
그리고, 상기 카운터 및 로드신호 생성부(600)는 시스템에 전원이 인가된 후부터 프레임 기준신호를 출력하여, 제1 및 제2 F-비트 인에이블신호를 소정의 기준지연시간만큼 지연할 시 상기 프레임 기준신호에 맞쳐 지연되는 시점을 설정하도록 한다.
그리고, 상기 카운터 및 로드신호 생성부(600)는 M-비트 패턴 검색부(300)로부터 M-비트 패턴이 검출되어 '활성화 상태'의 M-비트 검출신호가 수신되면, M-비트 인에이블신호를 다시 상기 M-비트 패턴 검색부(300)로 주기적으로 출력하여 상기 M-비트 패턴 검색부(300)를 구동한다.
한편, 제1 또는 제2 F-비트 패턴 검색부(100,200)는 도3과 같이 구성되는데, 이에 대해 상기 제1 F-비트 패턴 검색부(100)를 예로 들어 설명한다.
제1 F-비트 인에이블신호는 다수 개의 플립플롭(111∼114)으로 구성된 프레임 데이터 분배부(110)를 활성화시키고, 그러면 외부망로부터 입력되는 DS 3 프레임 데이터가 상기 프레임 데이터 분배부(110)를 통해 래치되어 각 검색부(120∼123)로 입력된다.
상기 검색부(120∼123)는 한 프레임으로부터 각각 F-비트 패턴 '1001', '0011', '0110', '1100' 을 검출하여 제1 내지 제4 검출신호를 출력하며, 각 연속검색부(130∼133)는 상기 제1 내지 제4 검출신호가 2 프레임에 걸쳐 연속적으로 입력되면 각각 제1 내지 제4 연속검출신호를 생성하여 F-비트 검출신호 처리부(140)로 출력한다.
그러면, 상기 F-비트 검출신호 처리부(140)는 각 검색부(120∼123)의 제1 내지 제4 검출신호와 각 연속검색부(130∼133)의 제1 내지 제4 연속검출신호를 수신하여, F-비트 패턴이 검출되었음을 최종적으로 보고하는 제1 F-비트 검출신호와, 2 프레임 연속하여 해당 F-비트 패턴이 검출되었음을 보고하는 제1 F-비트 연속검출신호와, 각 F-비트 패턴 '1001', '0011', '0110', '1100' 중 어느 패턴이 2 프레임 연속적으로 검출되었는지를 나타내는 제1 패턴 검출신호를 생성하여 출력한다.
여기서, 상기 F-비트 검출신호 처리부(140)에서 제1 패턴 검출신호를 생성하는 블록은, 도4와 같이, 앤드(AND) 게이트(144,145)가 인버터(143)를 통해 반전된 제1 연속검출신호를 일측 입력으로 하고, 제2 내지 제4 연속검출신호를 오아(OR) 게이트(141,142)에서 논리합 연산한 결과를 타측 입력으로 하여 논리곱 연산을 수행함으로써, F-비트 패턴 '1001'의 검출을 나타내는 제1 연속검출신호에 따라 제1 패턴 검출신호가 F-비트 패턴 '1001', '0011', '0110', '1100' 중 어느 패턴이 2 프레임 연속적으로 검출되었는지에 대한 정보를 나타내게 된다.
따라서, 제1 F-비트 패턴 검색부(100)의 F-비트 검출신호 처리부(140)에서 생성된 제1 패턴 검출신호와, 제2 F-비트 패턴 검색부(200)의 F-비트 검출신호 처리부(미도시)에서 생성된 제2 패턴 검출신호는 F-비트 패턴 처리부(400)에서 조합되어 F-비트 패턴 검출신호의 형태로 출력됨으로써, F-비트 패턴이 검출되기 시작하는 프레임의 시작점에 대한 정보를 카운터 및 로드신호 생성부(600)로 보고하게 된다.
이상에서 설명한 바와 같이, 본 발명은 디에쓰 쓰리(DS 3)를 사용하는 통신 시스템의 인터페이스 장치에 있어서, 외부망으로부터 입력되는 디에쓰 쓰리 프레임으로부터 F-비트 패턴 'F1,F2,F3,F4'의 신호패턴 '1001'을 검색하여 프레임의 시작점을 검출하는 경우, 시스템 클럭주기에 대해 85 클럭주기의 시간차를 둔 두 개의 F-비트 패턴 검색부를 사용하여 F-비트 패턴을 병렬로 검색하여, 상기 F-비트 패턴이 검출되지 않으면 기준지연시간만큼 지연하여 디에쓰 쓰리 프레임을 재검색하고, 상기 F-비트 패턴이 2 프레임 연속하여 검출되면 상기 수신된 디에쓰 쓰리 프레임으로부터 데이터를 추출함으로써, 두 개의 F-비트 패턴 검색부를 통한 디에쓰 쓰리 프레임의 병렬적인 검색으로 인해 F-비트 패턴 검출의 정확성이 증대되어, 통신 시스템의 인터페이스 장치의 안정성 및 데이터 처리속도를 향상하는 효과가 있다.
도1은 종래 전송방식 DS 3을 사용하는 통신 시스템에서의 인터페이스 장치의 구성을 보인 블록도.
도2는 본 발명 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치의 구성을 보인 블록도.
도3은 본 발명 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치에서, 제1 또는 제2 F-비트 패턴 검색부의 구성을 보인 블로도.
도4는 상기 도3에서, F-비트 검출신호 처리부의 구성을 보인 회로도.
도5는 본 발명 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치에서, 디에쓰 쓰리 프레임의 구조를 간략히 보인 구조도.
도6은 본 발명 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 방법의 동작과정을 보인 순서도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 제1 F-비트 패턴 검색부 110 : 프레임 데이터 분배부
111∼114 : 플립플롭 120∼123 : 검색부
130∼133 : 연속검색부 140 : F-비트 검출신호 처리부
141,142 : 오아 게이트 143 : 인버터
144,145 : 앤드 게이트 200 : 제2 F-비트 패턴 검색부
300 : M-비트 패턴 검색부 400 : F-비트 패턴 처리부
500 : 프레임 검출 확인부 600 : 카운터 및 로드신호 생성부

Claims (8)

  1. 제1 및 제2 F-비트 인에이블신호에 의해 제어되어 디에쓰 쓰리 프레임으로부터 F-비트 패턴 또는 2 프레임 동안 연속적으로 발생된 F-비트 패턴을 검출하여, 각각 F-비트 검출신호와 F-비트 연속검출신호, 및 패턴 검출신호를 출력하는 제1 및 제2 F-비트 패턴 검색부와; 상기 제1 및 제2 F-비트 패턴 검색부의 F-비트 검출신호 또는 F-비트 연속검출신호 중 먼저 입력된 검출신호를 선택하고, 그 선택된 F-비트 검출신호 또는 F-비트 연속검출신호와 각 패턴 검출신호를 이용하여 F-비트 패턴이 검출되었음을 알리는 F-비트 패턴 검출확인신호 및 F-비트 패턴 검출신호를 출력하는 F-비트 패턴 처리부와; 상기 F-비트 패턴 처리부로부터 F-비트 패턴이 검출되지 않았음을 알리는 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신되면, 상기 '비활성화 상태'의 F-비트 패턴 검출확인신호가 수신될 때마다 상기 제1 및 제2 F-비트 인에이블신호를 각각 소정의 기준지연시간만큼 지연하여 출력하는 카운터 및 로드신호 생성부를 포함하여 구성하는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 F-비트 인에이블신호는, 시스템 클럭주기에 대해 85 클럭주기의 시간차를 두어 85 클럭주기로 출력되는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
  3. 제1항에 있어서, 상기 패턴 검출신호는, F-비트 검출신호 또는 F-비트 연속검출신호를 출력한 F-비트 패턴 검색부에 대한 정보, 및 F-비트 패턴이 검출되기 시작하는 시작점에 대한 정보를 포함하는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 F-비트 패턴 검색부는, F-비트 인에이블신호에 의해 활성화되어, 수신된 디에쓰 쓰리 프레임 데이터를 래치하는 프레임 데이터 분배부와; '1001', '0011', '0110', '1100'의 F-비트 패턴을 검출하여 검출신호를 출력하는 다수 개의 검색부와; 상기 각 검색부의 검출신호가 2 프레임에 걸쳐 연속적으로 발생하는지를 검출하여 연속검출신호를 출력하는 다수 개의 연속검색부와; 상기 각 검색부의 검출신호와 연속검색부의 연속검출신호를 수신하여, F-비트 패턴이 검출되었음을 최종적으로 보고하는 제1 F-비트 검출신호와, 2 프레임 연속하여 해당 F-비트 패턴이 검출되었음을 보고하는 제1 F-비트 연속검출신호, 및 각 F-비트 패턴 '1001', '0011', '0110', '1100' 중 어느 패턴이 2 프레임 연속적으로 검출되었는지를 나타내는 제1 패턴 검출신호를 생성하여 출력하는 F-비트 검출신호 처리부를 포함하여 구성하는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
  5. 제1항에 있어서, 상기 F-비트 패턴 검출신호는, F-비트 패턴이 검출되었음을 나타내는 정보와, F-비트 검출신호 또는 F-비트 연속검출신호를 출력한 F-비트 패턴 검색부에 대한 정보, 및 F-비트 패턴이 검출되기 시작하는 프레임의 시작점에 대한 정보를 포함하는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
  6. 제1항에 있어서, 상기 기준지연시간은, 시스템 클럭주기의 시간으로 설정되는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
  7. 디에쓰 쓰리 프레임을 검사하여 F-비트 패턴의 검출 여부를 확인하여, F-비트 패턴이 검출되지 않으면 기준지연시간만큼 지연하여 디에쓰 쓰리 프레임을 재검색하는 단계와; 상기 확인 결과, F-비트 패턴이 2 프레임 연속하여 검출되면 상기디에쓰 쓰리 프레임으로부터 데이터를 추출하는 단계를 포함하는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 방법.
  8. 제7항에 있어서, 상기 기준지연시간은, 시스템 클럭주기의 시간으로 설정되는 것을 특징으로 하는 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출 장치.
KR1020030056811A 2003-08-18 2003-08-18 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법 KR20050019952A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030056811A KR20050019952A (ko) 2003-08-18 2003-08-18 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030056811A KR20050019952A (ko) 2003-08-18 2003-08-18 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법

Publications (1)

Publication Number Publication Date
KR20050019952A true KR20050019952A (ko) 2005-03-04

Family

ID=37228935

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030056811A KR20050019952A (ko) 2003-08-18 2003-08-18 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법

Country Status (1)

Country Link
KR (1) KR20050019952A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063390B2 (en) 2015-07-30 2018-08-28 Lsis Co., Ltd. Apparatus and method for detecting ethernet frame

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063390B2 (en) 2015-07-30 2018-08-28 Lsis Co., Ltd. Apparatus and method for detecting ethernet frame

Similar Documents

Publication Publication Date Title
US5058104A (en) Tdm demultiplexer with dedicated maintenance channels to indicate high-speed line faults to low speed circuits
EP0559649A1 (en) Method and means for transferring a data payload from a first sonet signal to a sonet signal of different frequency
JPH08163116A (ja) フレーム同期装置
EP0503657B1 (en) Pulse stuffing apparatus and method
KR100871218B1 (ko) 이동통신 시스템에서 기지국의 주 장치와 원거리 장치간데이터 송/수신 장치
JP3161911B2 (ja) 回線切替方法及び回線切替装置
US9143420B2 (en) Data transport system, receiver and transmitter
US8160109B2 (en) Method and system for synchronizing a transceiver and a downstream device in an optical transmission network
KR20050019952A (ko) 디에쓰 쓰리를 사용하는 통신 시스템에서의 프레임 검출장치 및 방법
CA1074029A (en) Framing circuit for digital signals using evenly spaced alternating framing bits
KR100388977B1 (ko) 이더넷 데이터 프레임의 제네릭 프레임으로의 매핑장치 및그 방법
JP2003032259A (ja) ギガビットイーサネット多重装置
US6738395B1 (en) Pointer processing and path BIP-8 computation for large concatenated payloads
US5781587A (en) Clock extraction circuit
JP2693466B2 (ja) 多重化符号変換方法
KR100460514B1 (ko) 에스디에이취 전송장치
JP2000196462A (ja) パラレル／シリアル変換回路及びこれを有する同期多重伝送装置
KR100421952B1 (ko) 전송시스템의 티원 씨알씨 계산 모듈
CN101299659A (zh) 网络同步的数据接口
KR950007500B1 (ko) 동기식 컨테이너에 포함된 동기/비동기 1.544Mbps 신호의 역사상기
KR950007433B1 (ko) 동기/비동기 1.544Mbps 신호의 동기식 컨테이너로의 사상기
KR0179505B1 (ko) 저속 스위칭을 위한 티유 신호의 프레임 정렬기
JP2002176409A (ja) 時分割多重信号の分離装置
US7313151B2 (en) Extendible asynchronous and synchronous interface bus for broadband access
KR100429266B1 (ko) 동기전송모듈 리프레이머의 신호처리 논리회로

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination