KR20050017619A - Method for manufacturing flash memory - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 제조 방법에 관한 것으로, 보다 자세하게는 유전체막(Oxide-Nitride-Oxide)의 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현하는 것과 컨트롤 게이트 에치시 발생하는 설렉트 게이트 손상을 방지하는 것에 관한 것이다.The present invention relates to a method of manufacturing a flash memory, and more particularly, to achieve high integration by reducing the control gate size and reducing the cell size without damaging the dielectric film (Oxide-Nitride-Oxide). It is about preventing gate damage.
최근, 전기적으로 데이터의 소거 및 저장이 가능하고 전원이 공급되지 않아도 데이터 보존이 가능한 비휘발성(Non-Volatile) 반도체 메모리장치는 다양한 분야에서 그 응용이 증가되어 가고 있다.Recently, non-volatile semiconductor memory devices capable of electrically erasing and storing data and preserving data even when power is not supplied have been increasingly applied in various fields.
이러한 비휘발성 반도체장치는 다양한 형태의 메모리 셀을 구성하고 있으며, 대표적으로 낸드(NAND)형 및 노어(NOR)형 비휘발성 반도체장치로 구분된다. 낸드형 비휘발성 반도체장치와 노어형 비휘발성 반도체장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 갖고 있으며, 각각의 장점이 부각되는 응용 분야에서의 사용이 증가되고 있는 추세이다.Such a nonvolatile semiconductor device constitutes various types of memory cells, and is typically classified into a NAND type and a NOR type nonvolatile semiconductor device. NAND type nonvolatile semiconductor devices and NOR type nonvolatile semiconductor devices have advantages and disadvantages that are distinguished by high integration and high speed, and the use of NAND type nonvolatile semiconductor devices is increasing in applications where the advantages are highlighted.
특히, 노어형 비휘발성 반도체장치는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되어 있으며, 비트 라인으로 연결되는 드레인과 공통 소오스 라인으로 연결되는 소오스 사이에 하나의 메모리 셀 트랜지스터가 연결되어 있는 구조로서 플로팅 게이트와 컨트롤 게이트 사이에 절연막을 개재하여 적층되도록 형성되어 있다.In particular, in a NOR type nonvolatile semiconductor device, a plurality of memory cells composed of a single transistor are connected in parallel to one bit line, and one memory cell transistor is connected between a drain connected to a bit line and a source connected to a common source line. Is connected to the floating gate and the control gate via an insulating film.
또한, 노어형 비휘발성 반도체장치는 메모리 셀의 전류를 증대시키며 고속동작이 가능하다는 장점이 있으며, 비트 라인 콘택과 소오스 라인이 차지하는 면적의 증대로 고집적화가 어렵다는 단점이 있다.In addition, the NOR type nonvolatile semiconductor device has an advantage of increasing the current of the memory cell and enabling high-speed operation, and has a disadvantage of high integration due to an increase in the area occupied by the bit line contact and the source line.
상기와 같은 노어형 및 낸드형 메모리소자는 반도체기판에 필드절연막으로 분리된 액티브영역에 플로팅 게이트, 플로팅 게이트와 컨트롤 게이트의 절연을 위한 절연막, 컨트롤 게이트가 적층된 스택형 게이트 구조를 형성한 후 소오스/드레인을 형성하는 일련의 공정을 통해 완성된다.The NOR-type and NAND-type memory devices as described above may have a stacked gate structure in which a floating gate, an insulating layer for insulating the floating gate and a control gate, and a control gate are stacked in an active region separated by a field insulating layer on a semiconductor substrate. Completed through a series of processes to form the drain.
종래에는, 불균일한 게이트 표면영역에 의해 컨트롤 게이트와 플로팅 게이트간의 결합 계수를 증가시켜 높은 프로그램, 소거 효율 및 판독 속도를 갖는 비휘발성 메모리 셀 트렌지스터를 제공하는 기술(특허 공개공보 제 2003-0022037), 사진식각공정 대신에 절연 스페이서를 이용한 셀프-얼라인(self-align)방식으로 컨트롤 게이트를 형성함으로써, 현재의 공정 진행상의 어려움 없이 단위 셀 크기를 줄일 수 있도록 한 스택형 플래시 메모리 소자 및 그 제조방법을 제공하는 특허(특허 공개공보 제 2002-0078886), 소자 분리를 위한 필드 산화공정이 필요없는 플래시 메모리소자의 제조방법(특허 등록공보 제 10-0317531)을 제공함으로써, 플로팅 게이트 형성을 위한 사진식각 공정에 제한을 받지 않게 되고, 이로 인해 고집적화가 가능한 작은 셀 사이즈를 구현할 수 있다. 그리고 STI공정에 의해 형성된 절연체에 트렌치를 형성하고 그 전면에 게이트 산화막, 플로팅 게이트, 절연막 등을 형성하여 플래시 소자를 형성하는 기술(특허 공개공보 제 2000-0051203)이 소개 되었다.Conventionally, a technique of providing a nonvolatile memory cell transistor having a high program, erase efficiency, and read speed by increasing a coupling coefficient between a control gate and a floating gate by a nonuniform gate surface area (Patent Publication 2003-0022037), Stacked flash memory device and manufacturing method thereof, which can reduce the unit cell size without difficulty in the current process by forming a control gate in a self-aligned manner using an insulating spacer instead of a photolithography process By providing a patent (Patent Publication No. 2002-0078886), a method of manufacturing a flash memory device (patent publication No. 10-0317531) that does not require a field oxidation process for device separation, thereby providing a photolithography for forming a floating gate. The process is not constrained, resulting in a small cell size for high integration. All. Then, a technique of forming a flash element by forming a trench in an insulator formed by an STI process and forming a gate oxide film, a floating gate, an insulating film, and the like on its front surface (Patent Publication No. 2000-0051203) has been introduced.
그러나, 상기와 같은 종래의 플래시 메모리 소자는 소자분리를 위한 필드산화막 형성시에 산화공정을 실시하면 산화공정에 따른 버즈빅(Bird's Beak) 발생으로 인하여 셀 사이즈의 축소에 제한이 따르고, 산화공정의 진행에 따른 제조공정의 기간을 지연시키게 된다. 또한, 플로팅 게이트 형성시에 식각 공정을 진행함으로써 보다 작은 셀을 구현하고자 할 때 식각 공정에 의한 제한이 따른다는 문제점이 있다.However, in the conventional flash memory device as described above, if the oxidation process is performed at the time of forming the field oxide film for device isolation, the size of the cell is limited due to the occurrence of Bird's Beak due to the oxidation process. This delays the duration of the manufacturing process. In addition, when the floating gate is formed by performing an etching process to form a smaller cell, there is a problem that limitation due to the etching process is followed.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트 및 설렉트 게이트에 유전체막을 증착하고, CSD 이온주입을 한 후 산화층을 증착하고 에치하여 컨트롤 게이트를 위한 트렌치를 형성하고 트렌치 부분의 질화층도 에치한다. 이 이후 컨트롤 게이트용 폴리를 증착하고 CMP로 평탄화하여 소자를 형성하여 유전체막의 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현되도록 하는 플래시 메모리 제조 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, depositing a dielectric film on the floating gate and the select gate, after the CSD ion implantation to deposit and etch the oxide layer to form a trench for the control gate The nitride layer of the trench portion is also etched. After that, the present invention provides a flash memory fabrication method for depositing poly for control gate and flattening with CMP to form a device to reduce cell size by reducing control gate size without damaging a dielectric film to achieve high integration. .
본 발명의 상기 목적은 기판에 STI(Shallow Trench Isolation, 이하 STI)를 형성하는 단계; 상기 기판 위에 게이트 산화층을 증착하는 단계; 상기 게이트 산화층 위에 폴리를 증착하는 단계; 상기 폴리를 패턴하고 에치하여 플로팅 게이트 및 설렉트 게이트를 형성하는 단계; 유전체막을 형성하는 단계; 소오스 및 드레인을 형성하기 위해 CSD 이온을 주입하는 단계; 질화층을 형성하는 단계; 산화층을 증착하는 단계; 컨트롤 게이트를 형성하기 위해 산화층을 패턴하고 에치하여 트렌치를 형성하는 단계; 상기 트렌치의 노출된 질화층을 에치하는 단계; 컨트롤 게이트용 폴리를 증착하는 단계; 및 상기 폴리를 CMP로 평탄화하여 컨트롤 게이트를 형성하는 단계로 이루어진 플래시 메모리 제조 방법에 의해 달성된다.The object of the present invention is to form a shallow trench isolation (STI) on the substrate; Depositing a gate oxide layer on the substrate; Depositing poly on the gate oxide layer; Patterning and etching the poly to form a floating gate and a select gate; Forming a dielectric film; Implanting CSD ions to form a source and a drain; Forming a nitride layer; Depositing an oxide layer; Patterning and etching the oxide layer to form a control gate to form a trench; Etching the exposed nitride layer of the trench; Depositing a poly for the control gate; And planarizing the poly with CMP to form a control gate.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 1은 종래 기술에 의해 제조된 플래시 메모리의 구조에 관한 것으로서, 두 개의 플로팅 게이트(1)를 컨트롤 게이트(2)가 완전히 감싸고, 컨트롤 게이트 양 옆 라인에 설렉트 게이트(3)가 형성된 구조로, 컨트롤 게이트 1-바디(body)에 두 개의 트랜지스터가 작동하는 플래시 소자이다. 상기와 같이 컨트롤 게이트 1-바디에 두 개의 트랜지스터가 있는 경우, 컨트롤 게이트를 형성시 설렉트 게이트와 유전체막의 손상이 발생하는 경우가 많다.First, FIG. 1 relates to a structure of a flash memory manufactured by a prior art, in which a control gate 2 is completely enclosed with two floating gates 1, and select gates 3 are formed at lines adjacent to the control gate. In structure, it is a flash device in which two transistors are operated in the control gate 1-body. When there are two transistors in the control gate 1-body as described above, damage to the select gate and the dielectric film is often caused when the control gate is formed.
다음, 도 2는 기판 위에 종래의 기술과 동일하게 기판상(10)에 게이트 산화층(11)을 형성하고 폴리를 증착한 후, 패턴하고 에치하여 플로팅 게이트(12) 및 설렉트 게이트(13)를 형성한 후, 유전체막(14)을 증착하는 것에 관한 것이다.Next, in FIG. 2, the gate oxide layer 11 is formed on the substrate 10 and the poly is deposited on the substrate in the same manner as in the conventional art, and then patterned and etched to form the floating gate 12 and the select gate 13. After forming, it relates to depositing the dielectric film 14.
이때, 상기 유전체막은 ONO막(Oxide-Nitride-Oxide)을 이용할 수 있다. 상기 ONO는 제1산화층은 50 내지 100Å, 질화층은 50 내지 100Å, 제2산화층은 300 내지 400Å 두께로 증착하는데, 바람직하게는 제1산화층은 80Å, 질화층은 80Å, 제2산화층은 350Å 두께로 증착한다.In this case, the dielectric layer may use an oxide-nitride-oxide. The ONO deposits a first oxide layer of 50 to 100Å, a nitride layer of 50 to 100Å, and a second oxide layer of 300 to 400Å, preferably a first oxide layer of 80 바람직, a nitride layer of 80Å, and a second oxide layer of 350Å. To be deposited.
다음, 도 3은 소오스 또는 드레인(16)을 형성하기 위해 CSD 이온주입(15)을 하는 단계에 관한 것이다.이 공정에서 플로팅 게이트 및 설렉트 게이트가 형성되지 않은 부분에 불순물(dopant)을 이온주입하여 플로팅 게이트 및 설렉트 게이트의 소오스 및 드레인을 형성하는 단계이다.Next, FIG. 3 relates to the step of performing CSD ion implantation 15 to form the source or drain 16. In this process, an implant is performed to implant a dopant into a portion where a floating gate and a select gate are not formed. Forming a source and a drain of the floating gate and the select gate.
다음, 도 4는 이온주입 단계 후 질화층(17)을 증착하는 단계로서, 두께는 50 내지 150Å으로로 증착하는데, 바람직하게는 100Å으로 증착한다. 이 단계에서 증착된 질화층은 이후 단계에서 증착되어지는 컨트롤 게이트를 형성하는 것에 관련된 산화층의 식각에서 상기의 유전체막층의 손상을 막아주는 유전체막층의 식각 방지막으로서의 역할과 플로팅 게이트와 컨트롤 게이트의 측면을 통한 영향을 막기 위한 질화측벽의 역할을 하게 된다.Next, Figure 4 is a step of depositing the nitride layer 17 after the ion implantation step, the thickness is deposited to 50 to 150 kHz, preferably deposited to 100 Å. The nitride layer deposited in this step serves as an etch stopper layer of the dielectric film layer to prevent damage of the dielectric film layer in etching of the oxide layer involved in forming the control gate to be deposited in a later step, and the sides of the floating gate and the control gate. It acts as a nitriding side wall to prevent the effects.
다음, 도 5는 상기 증착된 질화층(17)위에 산화층(18)을 5000 내지 7000Å으로 증착한 후, CMP로 2000 내지 3000Å의 두께로 평탄화하는 단계이다. 이때 상기 산화층(18)을 바람직하게는 6000Å의 두께으로 증착하고, CMP로 2500Å의 두께로 평탄화한다. Next, FIG. 5 is a step of depositing an oxide layer 18 on the deposited nitride layer 17 at 5000 to 7000 kPa, and then planarizing to 2000 to 3000 kPa with CMP. At this time, the oxide layer 18 is preferably deposited to a thickness of 6000 kPa, and planarized to a thickness of 2500 kPa with CMP.
다음, 도 6은 컨트롤 게이트 형성을 위한 패턴을 한 후 산화층을 식각하는 단계로서, 두 개의 플로팅 게이트 사이의 산화층은 기판상의 게이트 산화막이 노출될 때까지 식각(20)하고, 플로팅 게이트 상부의 산화층은 유전체막층이 노출될 때까지 식각(19)을 한다. 이때 플로팅 게이트의 측벽에는 질화층이 남게 한다. 플로팅 게이트의 측벽에 남은 질화층은 컨트롤 게이트와 양측의 플로팅 게이트 간의 측벽을 통한 영향을 막아주는 역할을 하게 된다.Next, Figure 6 is a step for etching the oxide layer after the pattern for forming the control gate, the oxide layer between the two floating gates is etched (20) until the gate oxide layer on the substrate is exposed, the oxide layer on the floating gate The etching 19 is performed until the dielectric film layer is exposed. At this time, the nitride layer remains on the sidewall of the floating gate. The nitride layer remaining on the sidewall of the floating gate serves to prevent the influence through the sidewall between the control gate and the floating gates on both sides.
상기 형성된 산화층(18)은 컨트롤 게이트를 형성하기 위한 패턴의 역할을 하게 되므로 종래의 기술에서 요구 되는 컨트롤 게이트용 포토레지스트(Photoresister)가 필요하지 않게 된다. 때문에 포토레지스트 제거 및 잔여 포토레지스트 제거에 관계된 공정에서 발생할 수 있는 유전체막의 손상을 막을 수 있다.Since the formed oxide layer 18 serves as a pattern for forming a control gate, the control gate photoresist required in the related art is not required. This can prevent damage to the dielectric film that may occur in processes related to photoresist removal and residual photoresist removal.
다음, 도 7은 컨트롤 게이트용 폴리를 5000 내지 6000Å(바람직하게는 5500Å)의 두께로 증착하는 단계이다. 이때, 셀의 사이즈가 작아질수록 CD(Critical Dimension)가 작아지게 되므로 플로팅 게이트 사이의 영역(도에 표시하지 않음)에도 충분히 폴리가 충진될 수 있도록 고에너지를 갖는 증착장비를 이용하여 증착하는 것이 바람직하다.Next, FIG. 7 is a step of depositing a poly for control gate to a thickness of 5000 to 6000 kPa (preferably 5500 kPa). At this time, the smaller the size of the cell, the smaller the CD (Critical Dimension) becomes smaller, so it is recommended to deposit using a deposition equipment having a high energy so that sufficient poly can be filled even in the region (not shown) between the floating gates. desirable.
다음, 도 8은 상기 컨트롤 게이트용 폴리를 CMP를 이용해서 2000 내지 3000Å의 두께로 평탄화하여 컨트롤 게이트(23)를 형성함으로써 플래시 메모리 소자를 형성하는 단계이다. 상기 컨트롤 게이트용 폴리를 평탄화할 때, 바람직하게는 2500Å 두께로 평탄화한다. 상기 형성된 산화층(18)의 두께가 약 2500Å으로 평탄화되어 있으므로 같은 높이로 평탄화하게 되면 이후의 콘택홀 형성, 금속배선 형성등의 공정에서 오차가 발생할 요인이 적어지기 때문이다.Next, FIG. 8 is a step of forming a flash memory device by forming the control gate 23 by planarizing the poly for the control gate to a thickness of 2000 to 3000 mW using CMP. When planarizing the poly for the control gate, the planarization is preferably performed to a thickness of 2500 kPa. Since the thickness of the formed oxide layer 18 is planarized to about 2500 kPa, when the planarization is performed at the same height, there is less cause for error in subsequent processes such as contact hole formation and metal wiring formation.
따라서, 본 발명의 플래시 메모리 제조 방법은 컨트롤 게이트를 산화층의 패턴을 이용하여 형성함으로써 유전체막의 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현할 수 있고, 컨트롤 게이트 에치시 발생하는 설렉트 게이트 손상을 방지하는 효과가 있다.Accordingly, in the method of manufacturing a flash memory of the present invention, by forming a control gate using a pattern of an oxide layer, it is possible to realize a high integration by reducing the size of the control gate and reducing the cell size without damaging the dielectric layer, and selecting the control gate etch. There is an effect of preventing the gate damage.
도 1은 종래기술에 의한 플래시 메모리 셀 구조의 단면도.1 is a cross-sectional view of a flash memory cell structure according to the prior art.
도 2 내지 도 8은 본 발명에의한 플래시 메모리 셀 구조의 공정 단면도.2 to 8 are process cross-sectional views of a flash memory cell structure according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11 : 게이트 산화층 12 : 플로팅 게이트11 gate oxide layer 12 floating gate
13 : 설렉트 게이트 14 : 유전체막13 select gate 14 dielectric film
17 : 질화층 18 : 산화막17 nitride layer 18 oxide film
23 : 컨트롤 게이트23: control gate
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Publication number | Publication date |
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KR100559996B1 (en) | 2006-03-13 |
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