KR20050015027A - 확산 스팩트럼 클럭 발생 장치 - Google Patents

확산 스팩트럼 클럭 발생 장치

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KR20050015027A
KR20050015027A KR1020030053485A KR20030053485A KR20050015027A KR 20050015027 A KR20050015027 A KR 20050015027A KR 1020030053485 A KR1020030053485 A KR 1020030053485A KR 20030053485 A KR20030053485 A KR 20030053485A KR 20050015027 A KR20050015027 A KR 20050015027A
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Abstract

본 발명은 클럭 주파수와 더불어 데이터의 출력 타이밍을 변화시키는 것에 의해 데이터와 클럭 사이의 셋업/홀드 타임 마진이 줄어드는 것을 방지하여 EMI문제를 해결하는데 적당한 확산 스팩트럼 클럭 발생장치에 관한 것으로서, 본 발명의 확산 스팩트럼 클럭 발생장치는 EMI를 감소시키기 위한 확산 클럭 주파수를 발생하는 확산 스팩트럼 클럭 발생장치에 있어서, 입력 신호를 카운트하여 상기 입력 신호가 하이(high)가 되는 순간에 하이 비트(bit)가 옆 비트로 쉬프트하는 서클러 쉬프트 기능을 갖는 쉬프트 레지스터와, 복수의 낸드게이트와 인버터들로 구성되며 상기 쉬프트 레지스터의 각 비트열의 데이터에 상응하여 상기 입력 신호를 소정시간 딜레이시켜 확산 클럭 신호로 출력하는 딜레이부를 포함하여 구성되는 것을 특징으로 한다.

Description

확산 스팩트럼 클럭 발생 장치{Spread spectrum clock generator}
본 발명은 클럭 발생장치에 관한 것으로서, 특히 클럭 주파수와 데이터의 딜레이를 동시에 변화시킴으로써 데이터와 클럭 사이의 셋업/홀드 타임 마진(Setup/Hold time margin)이 줄어드는 것을 방지할 수 있는 확산 스팩트럼 클럭(Spread Spectrum Clock) 발생 장치에 관한 것이다.
일반적으로, 컴퓨터 시스템의 효율을 증가시키기 위해서는 클럭 주파수를 증가시킴으로써 중앙처리장치(CPU)를 고주파수에서 동작시켜 처리속도를 높이는 것이 바람직하다. 즉, 클럭 주파수를 증가시키면 컴퓨터 시스템의 주파수가 증가하게 되고, 또한 주변 장치, 예를 들면, 메모리, 그래픽 카드 등도 고주파수에서 동작 가능하게 된다.
그러나, 클럭 주파수가 증가하면 피크 증폭의 증가로 인해 전자가 방출(EMI: Electromagnetic Emission)이 증가하게 되며, 이는 무작정 클럭 주파수를 증가시킨다고 해서 다 좋은 것은 아님을 의미한다.
통상, 모든 디지털 클럭은 하모닉(Harmonic)을 발생시키며, 듀티 사이클(Duty cycle)이 50%에 가까운 스퀘어 웨이브(Square wave)이다. 이러한 스퀘어 웨이브는 50/50 듀티 사이클로 인하여 디지털 클럭의 하모닉 대부분이 기수 하모닉(Odd Harmonic)으로 나타나고, 더욱이 이러한 하모닉들은 전자파 방사로서 나타나기 때문에 큰 문제가 되고 있는 실정이다.
따라서, 기본 클럭 주파수(Fundamental Clock Frequency)의 밴드위스(Bandwidth)를 늘려서 기본 주파수와 기수 하모닉들의 에너지를 낮추는 방법인 확산 스팩트럼 클럭이 사용되고 있다.
상기 확산 스팩트럼 클럭은 주지된 바와 같이, EMI를 감소시키기 위한 방안으로 사용되고 있으며, 소정의 주파수를 갖는 변조 프로파일에 따라 클럭 주파수를 변조시킴으로써 클럭 주파수를 증가시킬 수가 있다.
진폭이 주파수 변조에 의해 감소되므로 클럭 주파수의 증가가 가능한 반면, EMI를 감소시킬 수가 있는 것이다.
이하에서는 종래 기술에 따른 확산 스팩트럼 클럭 발생 장치에 대해서 설명하기로 한다.
도 1a는 일반 디지털 클럭의 주파수별 에너지 분포를 도시한 것이고, 도 1b는 도 1a와 같은 디지털 클럭이 종래 기술에 따른 확산 스팩트럼 클럭 발생장치를 통과한 후의 디지털 클럭의 주파수별 에너지 분포를 도시한 것이다.
먼저, 도 1a에 도시된 바와 같이, 일반 디지털 클럭의 주파수별 에너지 분포도를 보면, 에너지가 기본 주파수인 f0에 집중되어 있음을 볼 수 있는데, 이때의 에너지 피크가 EMI의 문제를 유발하는 요인이 된다.
반면에, 도 1b에 도시된 바와 같이, 확산 스팩트럼 클럭 발생장치에서 출력되는 디지털 클럭의 에너지별 주파수 분포도를 보면, 기본 주파수 f0에 집중되었던 에너지가 확산 스팩트럼 클럭 발생장치를 통과한 이후에 상당히 감소하였음을 알 수 있으며, 이로서, 기본주파수의 하모닉 주파수에 의해 발생하던 EMI가 상당히 감소됨을 알 수 있다.
물론, 주파수 대역에 대하여 에너지를 적분한 값은 도 1a 및 도 1b 모두 동일하다.
참고로, 도 2는 입력되는 클럭신호의 위상을 검출하는 위상 검출부(21)와, 상기 위상검출부(21)의 출력신호에서 소정 대역의 주파수만을 필터링하는 저역통과필터(23) 및 전압제어발진부(25)로 구성되는 일반적인 PLL(Phase Lock Loop)회로의 블록 구성도를 도시한 것이다.
이와 같은 PLL회로에서는 위상검출부(21)에 의해서 입력되는 클럭 신호와 상기 전압제어발진부(25)에서 피드백되는 출력 클럭 신호의 위상이 비교되며, 그 값은 저역통과필터(23)를 통과한 후 DC값이 된다.
상기 출력된 DC값은 전압제어발진부(25)에 의해 AC값으로 변환되어 출력된다. 이렇게 출력된 클럭신호(Output clock)은 PLL이 록킹(Locking)이 된 경우, 기본 주파수 f0에 집중되므로 EMI의 문제가 발생되는 문제가 있었다.
따라서, 상기와 같은 EMI의 문제를 해결하고자 도 2와 같은 구조의 확산 스팩트럼 클럭 발생장치가 제안되었다.
도 3은 종래 기술에 따른 확산 스팩트럼 클럭 발생장치의 구성도로서, 도 2와 비교하여 합산기(31)와, 파형 모듈레이터(33)가 추가로 구성된다.
이와 같은 종래 기술에 따른 확산 스팩트럼 클럭 발생장치는 저역통과필터(23)를 통과한 DC값은 합산기(31)에 의해서 파형 모듈레이터(33)의 출력신호와 합산되어 전압제어발진부(25)로 입력된다.
만일, 상기 파형 모듈레이터(33)의 출력신호가 일정한 주기를 갖는 삼각파라면 상기 합산기(31)의 출력 역시 삼각파가 될 것이다. 따라서 전압제어발진부(25)의 출력신호는 기본 주파수 f0를 중심으로 모듈레이션(Modulation)된다.
결국, PLL이 록킹(Locking)된 경우에도 기본 주파수 f0에 집중되지 않으므로 일반적인 PLL에 비해 EMI가 감소하게 된다.
하지만, 상기와 같은 종래의 확산 스팩트럼 클럭 발생장치는 다음과 같은 문제점이 있었다.
데이터 출력 타이밍은 고정되어 있는데 비해 클럭신호의 출력 타이밍이 변하게 되므로 데이터 셋업/홀드 타임이 감소하게 되며, 상기 데이터 셋업/홀드 타임의 감소는 출력단에 연결된 디바이스들이 입력되는 데이터를 올바르게 인식할 수 없게 되는 심각한 문제를 야기시킨다.
다시 말해서, 종래 기술에 따른 확산 스팩트럼 클럭 발생장치는 클럭의 주파수만을 변화시키므로 데이터와 클럭 사이의 셋업/홀드 타임 마진이 줄어들게 되는 문제가 발생하며, 그로 인해 출력 쪽에 연결된 디바이스들이 자기에게 입력되는 데이터를 올바르게 인식하지 못하여 결국 장치의 에러를 유발하는 심각한 문제를 초래한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 클럭 주파수와 더불어 데이터의 출력 타이밍을 변화시키는 것에 의해 데이터와 클럭 사이의 셋업/홀드 타임 마진이 줄어드는 것을 방지함과 동시에 EMI문제를 해결하는데 적당한 확산 스팩트럼 클럭 발생장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 확산 스팩트럼 클럭 발생장치는 EMI를 감소시키기 위한 확산 클럭 주파수를 발생하는 확산 스팩트럼 클럭 발생장치에 있어서, 입력 신호를 카운트하여 상기 입력 신호가 하이(high)가 되는 순간에 하이 비트(bit)가 옆 비트로 쉬프트하는 서클러 쉬프트 기능을 갖는 쉬프트 레지스터와, 복수의 낸드게이트와 인버터들로 구성되며 상기 쉬프트 레지스터의 각 비트열의 데이터에 상응하여 상기 입력 신호를 소정시간 딜레이시켜 확산 클럭 신호로 출력하는 딜레이부를 포함하여 구성되는 것을 특징으로 한다.
여기서, 상기 딜레이부는 상기 쉬프트 레지스터의 각 비트열에 각각 일측단자가 연결되고 각각의 타측단자에는 입력신호가 인가되는 제 1 내지 제 5 낸드게이트와, 상기 제 1 낸드게이트의 출력신호와 기준신호를 입력하는 제 6 낸드게이트와, 상기 제 6 낸드게이트의 출력신호를 반전시키는 제 1 인버터와, 상기 제 1 인버터의 출력신호와 상기 제 2 낸드게이트의 출력신호를 입력으로 하는 제 7 낸드게이트와, 상기 제 7 낸드게이트의 출력신호를 반전시키는 제 2 인버터와, 상기 제 2 인버터의 출력신호와 상기 제 3 낸드게이트의 출력신호를 입력으로 하는 제 8 낸드게이트와, 상기 제 8 낸드게이트의 출력신호를 반전시키는 제 3 인버터와, 상기 제 3 인버터의 출력신호와 상기 제 4 낸드게이트의 출력신호를 입력으로 하는 제 9 낸드게이트와, 상기 제 9 낸드게이트의 출력신호를 반전시키는 제 4 인버터와, 상기 제 4 인버터의 출력신호와 상기 제 5 낸드게이트의 출력신호를 입력으로 하는 제 10 낸드게이트와, 상기 제 10 낸드게이트의 출력신호를 반전시키는 제 5 인버터를 포함하여 구성되는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 확산 스팩트럼 클럭 발생장치를 설명하기로 한다.
도 4는 본 발명의 확산 스팩트럼 클럭 발생장치의 구성도로서, 본 발명의 확산 스팩트럼 클럭 발생장치는 크게, 쉬프트 레지스터(Shift Register)(40)와, 특정의 타이밍에서 입력 신호를 일정시간 딜레이시켜 출력하는 딜레이부(41)를 포함하여 구성된다.
여기서, 상기 쉬프트 레지스터(40)는 입력 신호(Vi)를 카운트하여 상기 입력 신호(Vi)가 하이(high)가 되는 순간에 쉬프트 레지스터(40)의 하이비트(Bit)가 옆 비트(Bit)로 쉬프트하는 서클러 쉬프트(Circular shift) 기능을 가지며, 상기 딜레이부(41)는 입력 신호(Vi)를 일정시간 딜레이시킨다.
이와 같이 구성된 본 발명의 확산 스팩트럼 클럭 발생장치의 동작을 설명하면 다음과 같다.
참고로, 도 5a에 도시한 바와 같이, 쉬프트 레지스터(40)의 Bit2가 하이(high)인 경우를 예를 들면, 먼저, 도면에 도시된 바와 같이 쉬프트 레지스터(40)의 Bit2가 하이(high)이므로 Bit2에 연결된 낸드 게이트(NAND GATE)(41c)는 버퍼로 동작한다. 따라서, 입력 신호가 하이(high)인 구간에 데이터가 입력되면 상기 입력된 데이터는 도면의 점선과 같은 경로를 따라 출력된다.
즉, 상기 데이터는 4개의 낸드 게이트(41c)(41j)(41l)(41n)와 3개의 인버터(41k)(41m)(41p)를 통과하게 되므로 각 게이트의 딜레이(Delay) 시간만큼 데이터는 딜레이 되어 출력된다(Vo).
도 5b는 쉬프트 레지스터(40)의 Bit4가 하이(high)인 경우로서, 상기 쉬프트 레지스터(40)의 Bit4에 연결된 낸드 게이트(41a)는 버퍼로 동작하고, 따라서 입력신호가 하이인 구간에 데이터가 입력되면, 상기 입력된 데이터는 점선과 같은 경로를 따라 최종적으로 출력되며, 이때에는 6개의 낸드게이트 (41a)(41f)(41h)(41j)(41l)(41n)와, 5개의 인버터 (41g)(41i)(41k)(41m)(41p)를 통과하게 되므로 도 5a의 Bit2가 하이(high)인 경우에 비해 딜레이 시간이 더 길어진다.
다음으로 쉬프트 레지스터(40)의 Bit0이 하이(high)인 경우를 도 5c에 도시한 것으로서, 역시, 도 5a 및 5b에서와 마찬가지로, 쉬프트 레지스터(40)의 Bit0에 연결된 낸드 게이트(41e)는 버퍼로 동작하며, 따라서 입력된 데이터는 점선과 같은 경로를 따라 출력된다. 이때에는 2개의 낸드게이트(41e)(41n)와 1개의 인버터(41p)를 통과하게 되므로 Bit2가 하이(high)일 때에 비해 딜레이 시간은 더 짧아진다.
이와 같은 본 발명의 확산 스팩트럼 클럭 발생장치는 서클러 쉬프트 레지스터(Circular Shift Register)를 이용하여 반복적으로 수행하면, 입력된 데이터에 대한 출력 데이터의 딜레이를 주기적으로 변화시킬 수가 있게 된다.
따라서, 상기 Vi가 클럭일 때 Vo는 확산 스팩트럼 클럭이 된다.
이상에서 본 발명의 확산 스팩트럼 클럭 발생장치에 대해서 설명하였으며, 상기에서 설명한 확산 스팩트럼 클럭 발생장치와 동일한 구성을 데이터라인에 적용하면 클럭과 데이터간의 셋업/홀드 타임 마진을 증가시킬 수가 있다.
즉, 본 발명의 확산 스팩트럼 클럭 발생장치를 이용하여 클럭을 딜레이시킨 만큼 데이터 또한 동일한 구성을 이용하여 딜레이시키므로 클럭이 확산 스팩트럼 클럭이 되더라도 클럭과 데이터간의 셋업/홀드 타임 마진이 줄어들지 않고 종래 확산 스팩트럼 모듈레이션 이전의 클럭과 동일하게 된다.
결과적으로, 본 발명의 확산 스팩트럼 클럭 발생장치를 이용하여 확산 스팩트럼을 생성하고, 또한 상기 확산 스팩트럼 발생장치와 동일한 구성을 데이터 라인에 적용하여 데이터를 일정시간 딜레이시킴으로써, 데이터 셋업/홀드 타임이 감소하는 것을 방지하고, 그로 인해서 출력쪽에 연결된 디바이스들이 자신에게 입력되는 데이터를 정확히 인식할 수가 있게 된다.
이상에서 본 발명의 바람직한 실시형태를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수가 있고, 상기 실시예들을 적절히 변형하여 동일하게 응용할 수가 있음은 명확하다. 따라서, 상기 기재 내용은 하기의 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 설명한 바와 같이, 본 발명의 확산 스팩트럼 클럭 발생장치는 다음과 같은 효과가 있다.
종래의 확산 스팩트럼 클럭 발생장치는 클럭의 주파수만을 변화시키므로 데이터와 클럭 사이의 셋업/홀드 타임 마진이 줄어드는 반면에, 본 발명의 확산 스팩트럼 클럭 발생장치는 클럭의 주파수와 함께 데이터를 동시에 변화시킴으로써 데이터와 클럭 사이의 셋업/홀드 타임 마진이 줄어드는 것을 방지할 수 있고, 더불어 EMI로 인한 문제를 원천적으로 해결할 수가 있다.
도 1a는 일반적인 확산 스팩트럼 클럭을 설명하기 위한 디지털 클럭의 주파수별 에너지 분포를 도시한 그래프
도 1b는 도 1a와 같은 디지털 클럭이 종래 확산 스팩트럼 클럭 발생장치를 통과한 후의 주파수별 에너지 분포를 도시한 그래프
도 2는 일반적인 클럭 발생장치인 PLL회로의 블록구성도
도 3은 종래 기술에 따른 확산 스팩트럼 클럭 발생장치의 블록구성도
도 4는 본 발명의 확산 스팩트럼 클럭 발생장치의 구성도
도 5a 내지 5c는 본 발명의 확산 스팩트럼 클럭 발생장치의 동작을 설명하기 위한 쉬프트 레지스터의 비트 값에 따른 클럭 신호의 딜레이 경로를 도시한 도면
*도면의 주요부분에 대한 부호의 설명*
21 : 위상검출부 23 : 저역통과필터
25 : 전압제어발진부 31 : 합산기
35 : 파형 모듈레이터 40 : 쉬프트 레지스터
41a,41b,41c,41d,41e,41f,41h,41j,41l,41n : 낸드 게이트(NAND GATE)
41g,41h,41i,41k,41m,41p : 인버터

Claims (2)

  1. EMI를 감소시키기 위한 확산 클럭 주파수를 발생하는 확산 스팩트럼 클럭 발생장치에 있어서,
    입력 신호를 카운트하여 상기 입력 신호가 하이(high)가 되는 순간에 하이 비트(bit)가 옆 비트로 쉬프트하는 서클러 쉬프트 기능을 갖는 쉬프트 레지스터와;
    복수의 낸드게이트와 인버터들로 구성되며 상기 쉬프트 레지스터의 각 비트열의 데이터에 상응하여 상기 입력 신호를 소정시간 딜레이시켜 확산 클럭 신호로 출력하는 딜레이부를 포함하여 구성되는 것을 특징으로 하는 확산 스팩트럼 클럭 발생장치.
  2. 제 1 항에 있어서, 상기 딜레이부는,
    상기 쉬프트 레지스터의 각 비트열에 각각 일측단자가 연결되고 각각의 타측단자에는 입력신호가 인가되는 제 1 내지 제 5 낸드게이트와,
    상기 제 1 낸드게이트의 출력신호와 기준신호를 입력하는 제 6 낸드게이트와,
    상기 제 6 낸드게이트의 출력신호를 반전시키는 제 1 인버터와,
    상기 제 1 인버터의 출력신호와 상기 제 2 낸드게이트의 출력신호를 입력으로 하는 제 7 낸드게이트와,
    상기 제 7 낸드게이트의 출력신호를 반전시키는 제 2 인버터와,
    상기 제 2 인버터의 출력신호와 상기 제 3 낸드게이트의 출력신호를 입력으로 하는 제 8 낸드게이트와,
    상기 제 8 낸드게이트의 출력신호를 반전시키는 제 3 인버터와,
    상기 제 3 인버터의 출력신호와 상기 제 4 낸드게이트의 출력신호를 입력으로 하는 제 9 낸드게이트와,
    상기 제 9 낸드게이트의 출력신호를 반전시키는 제 4 인버터와,
    상기 제 4 인버터의 출력신호와 상기 제 5 낸드게이트의 출력신호를 입력으로 하는 제 10 낸드게이트와,
    상기 제 10 낸드게이트의 출력신호를 반전시키는 제 5 인버터를 포함하여 구성되는 것을 특징으로 하는 확산 스팩트럼 클럭 발생장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604906B1 (ko) * 2004-10-05 2006-07-28 삼성전자주식회사 가변 스프레드 스펙트럼 클럭발생기

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