KR20050009873A - Method for forming isolation layer of semiconductor device - Google Patents

Method for forming isolation layer of semiconductor device Download PDF

Info

Publication number
KR20050009873A
KR20050009873A KR1020030049175A KR20030049175A KR20050009873A KR 20050009873 A KR20050009873 A KR 20050009873A KR 1020030049175 A KR1020030049175 A KR 1020030049175A KR 20030049175 A KR20030049175 A KR 20030049175A KR 20050009873 A KR20050009873 A KR 20050009873A
Authority
KR
South Korea
Prior art keywords
trench
pad nitride
substrate
pad
layer
Prior art date
Application number
KR1020030049175A
Other languages
Korean (ko)
Inventor
강양범
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030049175A priority Critical patent/KR20050009873A/en
Publication of KR20050009873A publication Critical patent/KR20050009873A/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

PURPOSE: A method for forming an isolation layer of a semiconductor device is provided to decrease etch damage and stress damage occurring at the lower corner of a trench in etching and filling the trench by forming an ion implantation oxide layer under the trench such that the ion implantation oxide layer functions as an isolation layer. CONSTITUTION: A pad oxide layer and a pad nitride layer are sequentially deposited on a silicon substrate(21). The pad nitride layer and the pad oxide layer are etched to expose a part of the substrate corresponding to a field region. The exposed substrate is etched to form a trench. Oxygen ions are implanted into the lower part of the trench. A heat treatment is performed on the resultant structure to form an ion implantation oxide layer(26) right under the trench. A buried oxide layer is deposited on the front surface of the substrate to bury the trench. A CMP(chemical mechanical polishing) process is performed to expose the pad nitride layer. The pad nitride layer is eliminated.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}Method for forming isolation layer of semiconductor device

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film using a shallow trench isolation (STI) process.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device isolation region must be reduced in order to increase the width of the device region relatively in the trend that the width of the device region is decreasing.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage of generating a leakage current while increasing the area of the device isolation layer.

따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 게이트 선폭 0.25㎛이하의 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Accordingly, a method of forming a device isolation layer using an STI process having a small width and excellent device isolation characteristics instead of the device isolation layer by the LOCOS process has been proposed. Currently, most semiconductor devices having a gate line width of 0.25 μm or less have an STI process. The device isolation film is formed.

도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating a conventional method of forming a device isolation layer using an STI process, which will be described below.

도 1a를 참조하면, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성하고, 상기 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한다.Referring to FIG. 1A, a pad oxide film 12 and a pad nitride film 13 are sequentially formed on a semiconductor substrate 11, and a photoresist pattern (not shown) defining an isolation region on the pad nitride film 13 is formed. Form.

그런다음, 상기 감광막 패턴(도시안됨)을 식각 장벽으로 이용해서 패드질화막(13) 및 패드산화막(12)을 식각하여, 필드영역에 해당되는 기판부분을 노출시킨다.Next, the pad nitride layer 13 and the pad oxide layer 12 are etched using the photoresist pattern (not shown) as an etching barrier to expose the substrate portion corresponding to the field region.

다음으로, 상기 노출된 기판영역을 패드질화막 및 패드산화막을 식각장벽으로 이용하여 트렌치(14)를 형성한다.Next, the trench 14 is formed using the exposed substrate region as a pad nitride film and a pad oxide film as an etch barrier.

도 1b를 참조하면, 트렌치 식각 공정에서 반도체 기판(11)에 인가된 식각 데미지를 회복시키기 위해 상기 기존 결과물에 대한 산화 공정을 수행한다. 이 결과로 상기 트렌치(14)의 표면에 박막의 희생 산화막(도시안됨)이 형성된다. 이어서, 상기 희생 산화막(도시안됨)을 제거한 후, 재차 기판 결과물에 대한 열산화 공정을 수행하여 트렌치 표면에 열산화막(15)을 형성한다.Referring to FIG. 1B, an oxidation process is performed on the existing result to recover the etch damage applied to the semiconductor substrate 11 in the trench etching process. As a result, a sacrificial oxide film (not shown) of a thin film is formed on the surface of the trench 14. Subsequently, after the sacrificial oxide film (not shown) is removed, the thermal oxidation process 15 is again performed on the substrate product to form the thermal oxide film 15 on the trench surface.

도 1c를 참조하면, 트렌치(14)가 완전 매립되도록 결과물 상에 두껍게 HDP-산화막(16)을 증착한다.Referring to FIG. 1C, a thick HDP-oxide layer 16 is deposited on the resultant so that the trench 14 is completely buried.

도 1d를 참조하면, 패드질화막(13)이 노출될 때까지 상기 HDP-산화막을 CMP한다. 그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드 질화막을 제거하고, 이 결과로서, 트렌치형의 소자분리막(17)을 형성한다.Referring to FIG. 1D, the HDP-oxide film is CMP until the pad nitride film 13 is exposed. Then, the pad nitride film used as the etch barrier during the trench etching is removed, and as a result, the trench type device isolation film 17 is formed.

일반적으로, 소자분리영역(Isolation)의 디자인 룰(Design Rule)이 점점 감소함에 따라, 트렌치의 소자 절연특성을 만족하기 위해서 트렌치의 깊이를 통상 4000Å로 형성하는 추세이다.In general, as the design rule of the isolation region (Isolation) gradually decreases, the depth of the trench is generally formed to 4000 Å in order to satisfy the device insulation characteristics of the trench.

그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법은 감소한 디자인 룰에 의한 소자절연특성을 만족하기 위하여 기판 식각을 깊게 할 경우, 트렌치 바텀의 코너에 식각 및 응력에 의한 데미지를 발생시킨다.However, the method of forming a device isolation layer using the conventional STI process as described above causes damage due to etching and stress at the corners of the trench bottom when the substrate is deeply etched to satisfy the device insulation characteristics due to the reduced design rule. .

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STI 공정에서 트랜치 식각시에 가해지는 데미지를 완화시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation layer of a semiconductor device capable of mitigating damage caused during trench etching in an STI process.

도 1a내지 도 1d는 종래의 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for describing a method of forming a device isolation film of a semiconductor device according to the related art.

도 2a내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21: 반도체 기판 22: 패드산화막21: semiconductor substrate 22: pad oxide film

23: 패드질화막 24: 감광막 패턴23: pad nitride film 24: photosensitive film pattern

25: 트렌치 26: 이온주입산화막25: trench 26: ion implantation oxide film

27: 매립산화막 28: 소자분리막27: buried oxide film 28: device isolation film

상기와 같은 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 증착하는 단계; 상기 패드질화막 및 패드산화막을 식각하여 필드영역에 해당되는 기판부분을 노출시키는 단계; 상기 노출된 기판영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 하부에 산소를 이온주입하는 단계; 상기 기판 결과물을 열처리하여 트렌치 바로 아래에 이온주입 산화막을 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립 산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 CMP하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of depositing a pad oxide film and a pad nitride film on a silicon substrate in sequence; Etching the pad nitride film and the pad oxide film to expose a substrate portion corresponding to a field region; Etching the exposed substrate region to form a trench; Implanting oxygen into the lower portion of the trench; Heat treating the resultant substrate to form an ion implantation oxide layer directly under the trench; Depositing a buried oxide film over the entire surface of the substrate to fill the trench; CMP to expose the pad nitride film; And it provides a device isolation film forming method of a semiconductor device comprising the step of removing the pad nitride film.

여기서, 상기 트렌치는 2000~3500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. 또한, 상기 이온주입산화막은 1000~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Here, the trench is a device isolation film forming method of a semiconductor device, characterized in that to form a depth of 2000 ~ 3500Å. In addition, the ion implantation oxide film is a device isolation film forming method of a semiconductor device, characterized in that formed in a thickness of 1000 ~ 2000Å.

본 발명에 따르면, 본 발명은 트렌치 형성을 소망하는 깊이의 절반으로 얕게하는 대신 상기 트렌치 하부에 이온주입산화막을 형성하여 소자분리막 역할을 하게 함으로써, 식각 깊이가 낮아지므로, 이에따라, 상기 트렌치 하부의 코너에 발생하는 식각 및 응력에 의한 데미지를 방지할 수 있다.According to the present invention, since the present invention forms an ion implantation oxide film in the lower portion of the trench to serve as an isolation layer, instead of making the trench shallow to half of the desired depth, the etching depth is lowered. Accordingly, the corner of the lower portion of the trench It is possible to prevent damage due to etching and stress occurring in the.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2g는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2G are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22) 및 패드질화막(23)을 차례로 증착하고, 상기 패드질화막(23) 상에 소자분리 영역을 한정하는 감광막 패턴(24)을 형성한다.Referring to FIG. 2A, a pad oxide film 22 and a pad nitride film 23 are sequentially deposited on the silicon substrate 21, and a photoresist pattern 24 defining a device isolation region is formed on the pad nitride film 23. do.

이어서, 상기 감광막 패턴(24)을 식각 장벽으로 이용해서 패드질화막(23) 및 패드산화막(22)을 CHF4 가스 또는 CF4 가스로 식각하여 필드영역에 해당되는 기판 부분을 노출시킨다.Subsequently, the pad nitride layer 23 and the pad oxide layer 22 are etched with CHF 4 gas or CF 4 gas using the photoresist pattern 24 as an etch barrier to expose the substrate portion corresponding to the field region.

도 2b를 참조하면, 상기 노출된 기판 영역을 패드질화막(23)을 식각장벽으로 이용해서 식각하여 트렌치(25)를 형성한다. 이때, 상기 식각은 Cl2 가스를 이용한 건식 식각으로 진행한다.Referring to FIG. 2B, the exposed substrate region is etched using the pad nitride layer 23 as an etch barrier to form a trench 25. In this case, the etching proceeds to dry etching using Cl 2 gas.

여기서, 형성 하고자 하는 트렌치(24)의 깊이가 4000Å이라면, 본 발명에서는, 2000~3000Å정도로 한다. 이것은 후속의 이온주입산화막 형성으로 소자분리막의 일정 깊이를 대신 할 수 있기 때문이다.Here, if the depth of the trench 24 to be formed is 4000 kPa, it is about 2000-3000 kPa in this invention. This is because subsequent formation of the ion implantation oxide film can replace the predetermined depth of the device isolation film.

도 2c를 참조하면, 상기 식각이 진행된 트렌치(25)의 하부에 산소 이온 주입을 한다.Referring to FIG. 2C, oxygen ions are implanted into the trench 25 where the etching is performed.

도 2d를 참조하면, 감광막 패턴을 제거한다.Referring to FIG. 2D, the photoresist pattern is removed.

그런다음, 세정 및 열공정을 통하여 상기 트렌치 바텀 부분에 이온주입산화막(26)을 형성한다.Then, an ion implantation oxide film 26 is formed in the trench bottom portion through cleaning and thermal processes.

여기서, 상기 이온주입은 식각 깊이를 낮게 가져감으로써, 트렌치 하부 코너에 발생할 수 있는 데미지를 방지한다.Here, the ion implantation has a low etching depth, thereby preventing damage that may occur in the lower corner of the trench.

도 2e를 참조하면, 트렌치(25)를 완전 매립하도록 기판 결과물 상에 화학적기상증착방식에 의해 매립 산화막(27)을 증착한다.Referring to FIG. 2E, the buried oxide layer 27 is deposited by chemical vapor deposition on the substrate resultant to completely fill the trench 25.

여기서, 앞선공정에서 트렌치를 얕게 형성하였으므로 트렌치를 매립시 발생하는 데미지를 경감시킬 수 있다.Here, since the trench is shallowly formed in the foregoing process, damage caused when the trench is buried can be reduced.

도 2f를 참조하면, 상기 패드질화막(23)이 노출 되도록 상기 매립산화막(27)을 CMP한다.Referring to FIG. 2F, the buried oxide film 27 is CMP to expose the pad nitride film 23.

도 2f를 참조하면, 트렌치 식각시에 식각장벽으로 이용된 패드질화막(23)을 제거하여, 이를 통해, 본 발명에 따른 소자분리막(28)을 형성한다.Referring to FIG. 2F, the pad nitride layer 23 used as an etch barrier at the time of trench etching is removed, thereby forming the device isolation layer 28 according to the present invention.

이제까지에서, 상기한 공정을 통해 형성된 소자분리막은 기존의 소자분리막의 절반정도를 이온주입산화막으로 대채함으로써, 트렌치 형성과정에서 식각 깊이 증가에 의한 트렌치 하부 코너의 응력이 집중되는 현상을 효과적으로 방지할 수 있다.Up to now, the device isolation film formed through the above-described process replaces about half of the conventional device isolation film with an ion implantation oxide film, thereby effectively preventing the concentration of stress in the lower corners of the trench due to the etching depth increase during the trench formation process. have.

이상에서와 같이, 본 발명은 트렌치 형성을 통상 깊이의 절반으로 얕게하는 대신 상기 트렌치 하부에 이온주입산화막을 형성하여 소자분리막 역할을 하게 함으로써, 식각 깊이가 줄어듦으로써, 트렌치 식각 및 매립시 트렌치 하부의 코너에 발생하는 식각 및 응력에 의한 데미지를 방지할 수 있다.As described above, the present invention forms an ion implantation oxide film in the lower portion of the trench to act as a device isolation layer instead of shallowing the formation of the trench at half the normal depth, thereby reducing the etching depth, thereby reducing the trench depth during trench etching and filling. Damage caused by etching and stress occurring at the corners can be prevented.

따라서, 수율 향상과 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론, STI 공정의 신뢰성도 확보할 수 있고, 나아가, 소자 특성을 향상시킬 수 있다.Therefore, not only can the yield be improved and the reliability of the device isolation film itself can be secured, the reliability of the STI process can be secured, and the device characteristics can be improved.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (3)

실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 증착하는 단계;Sequentially depositing a pad oxide film and a pad nitride film on a silicon substrate; 상기 패드질화막 및 패드산화막을 식각하여 필드영역에 해당되는 기판부분을 노출시키는 단계;Etching the pad nitride film and the pad oxide film to expose a substrate portion corresponding to a field region; 상기 노출된 기판영역을 식각하여 트렌치를 형성하는 단계;Etching the exposed substrate region to form a trench; 상기 트렌치 하부에 산소를 이온주입하는 단계;Implanting oxygen into the lower portion of the trench; 상기 기판 결과물을 열처리하여 트렌치 바로 아래에 이온주입 산화막을 형성하는 단계;Heat treating the resultant substrate to form an ion implantation oxide layer directly under the trench; 상기 트렌치를 매립하도록 기판 전면 상에 매립 산화막을 증착하는 단계;Depositing a buried oxide film over the entire surface of the substrate to fill the trench; 상기 패드질화막이 노출되도록 CMP하는 단계; 및CMP to expose the pad nitride film; And 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And removing the pad nitride film. 제 1 항에 의하여, 상기 트렌치는 2000~3500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.2. The method of claim 1, wherein the trench is formed to a depth of 2000 to 3500 Å. 제 1 항에 의하여, 상기 이온주입산화막은 1000~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the ion implantation oxide film is formed to a thickness of 1000 ~ 2000Å.
KR1020030049175A 2003-07-18 2003-07-18 Method for forming isolation layer of semiconductor device KR20050009873A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030049175A KR20050009873A (en) 2003-07-18 2003-07-18 Method for forming isolation layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030049175A KR20050009873A (en) 2003-07-18 2003-07-18 Method for forming isolation layer of semiconductor device

Publications (1)

Publication Number Publication Date
KR20050009873A true KR20050009873A (en) 2005-01-26

Family

ID=37222458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030049175A KR20050009873A (en) 2003-07-18 2003-07-18 Method for forming isolation layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR20050009873A (en)

Similar Documents

Publication Publication Date Title
US20050142803A1 (en) Method for forming trench isolation in semiconductor device
US6096623A (en) Method for forming shallow trench isolation structure
KR20050028618A (en) Method for forming isolation layer of semiconductor device
KR20050009873A (en) Method for forming isolation layer of semiconductor device
KR100967673B1 (en) Method for forming isolation layer of semiconductor device
KR100505427B1 (en) Method for forming isolation layer of semiconductor device
KR100861791B1 (en) Method for forming the semiconductor device
KR20050012584A (en) Method for forming isolation layer of semiconductor device
KR100446279B1 (en) Method of etching trench of semiconductor device for forming isolation layer by using shallow trench
KR100984854B1 (en) Method for forming element isolation layer of semiconductor device
KR100624329B1 (en) Method for Reinforcing Electric Insulation of Isolation of Semiconductor Device
KR20020010806A (en) Method of forming isolation in semiconductor device
KR100373710B1 (en) manufacturing method of shallow trench isolation of semiconductor devices
KR100318262B1 (en) Method for forming alignment key of semiconductor device
KR100760949B1 (en) Method for Forming Semiconductor Device
KR100480896B1 (en) Method for manufacturing STI of semiconductor device
KR20070060341A (en) Method for forming isolation layer of semiconductor device
KR20050117330A (en) Method of making isolation layer of semiconductor device
KR20030086853A (en) Method for forming isolation layer of semiconductor device
KR19990057376A (en) Device Separating Method of Semiconductor Device
KR20040038138A (en) Reverse etchback method to improve STI process
KR20030001965A (en) Method for fabricating semiconductor device
KR20040000682A (en) Method for forming isolation layer of semiconductor device
KR20050050710A (en) Method for forming isolation layer of semiconductor device
KR20050041421A (en) Method for isolating of semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination