KR20030086853A - Method for forming isolation layer of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 이온주입 공정을 이용해서 안정적인 소자분리 기능을 확보하는 방법에 관한 것이다.The present invention relates to a method for forming a device isolation film of a semiconductor device, and more particularly, to a method for securing a stable device separation function using an ion implantation process.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage of generating a leakage current while increasing the area of the device isolation layer.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Therefore, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics instead of the method of forming a device isolation layer by the LOCOS process has been proposed, and most semiconductor devices are currently proposed. The device isolation film is formed by applying the STI process.
도 1a 내지 도 1d는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating processes of forming a device isolation layer using a conventional STI process, which will be described below.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13) 및 소자분리 영역을 한정하는 감광막 패턴(14)을 차례로 형성한다.First, as shown in FIG. 1A, a pad oxide film 12, a pad nitride film 13, and a photoresist pattern 14 defining an isolation region are sequentially formed on the silicon substrate 11.
그런다음, 도 1b에 도시된 바와 같이, 감광막 패턴을 식각 베리어로 이용해서 노출된 패드질화막 부분 및 그 아래의 패드산화막를 식각하고, 이를 통해 소자분리 영역에 해당하는 기판 부분을 노출시킨다.Next, as shown in FIG. 1B, the exposed portion of the pad nitride layer and the pad oxide layer under the exposed portion are etched using the photoresist pattern as an etch barrier, thereby exposing the substrate portion corresponding to the device isolation region.
이어서, 도 1c에 도시된 바와 같이, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(15)를 형성하고, 상기 트렌치(15)가 매립되도록 전 영역 상에 두껍게 산화막(16)을 증착한다.Subsequently, as shown in FIG. 1C, the exposed portion of the substrate is etched to form a trench 15 having a predetermined depth, and a thick oxide layer 16 is deposited on the entire region so that the trench 15 is embedded.
그 다음, 도 1d에 도시된 바와 같이, 패드질화막이 노출될 때까지 산화막을 CMP(Chemical Mechanical Polishing)하고, 이어서, 패드질화막 및 패드산화막을 식각 제거하여 기판(11)의 적소에 트렌치형의 소자분리막(17)을 형성한다.Next, as illustrated in FIG. 1D, the chemical film is subjected to chemical mechanical polishing (CMP) until the pad nitride film is exposed, and then the pad nitride film and the pad oxide film are etched away to form a trench-type device in place on the substrate 11. The separator 17 is formed.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 소자분리막의 상단 가장자리 부분에서 험프(Hump) 특성이 일어나 소자 특성 저하가 초래되고, 또한, 선폭이 작아짐에 따라 트렌치 식각 공정에서 좁고 깊은 트렌치의 형성이 어려울 뿐만 아니라 상기 좁고 깊은 트렌치에 실리콘산화막을 매립 과정에서 보이드(void)가 발생되는 바, 소자분리막의 안정적인 소자분리 기능을 확보할 수 없는 문제점이 있다.However, according to the conventional method of forming a device isolation layer using the STI process, a hump characteristic occurs at the upper edge portion of the device isolation layer, resulting in deterioration of device characteristics, and as the line width decreases, narrow and deep trenches in the trench etching process. Not only is difficult to form, but also voids are generated in the process of embedding the silicon oxide film in the narrow and deep trenches, and thus there is a problem in that a stable device isolation function of the device isolation film cannot be secured.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자 특성 저하의 초래를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of preventing the deterioration of device characteristics, which is devised to solve the above problems.
또한, 본 발명은 보이드의 발생없이 좁고 깊은 트렌치의 형성이 가능하도록 하여 소자분리막의 안정적인 소자분리 기능을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Another object of the present invention is to provide a method of forming a device isolation film of a semiconductor device capable of forming a narrow and deep trench without generation of voids, thereby securing a stable device isolation function of the device isolation film.
도 1a 내지 도 1d는 종래의 STI(Shallow Trench Isolaion) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of forming an isolation layer using a conventional shallow trench isolation (STI) process.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film
23 : 패드질화막 24 : 감광막 패턴23: pad nitride film 24: photosensitive film pattern
25,27 : 산소 이온 26 : 트렌치25,27: oxygen ion 26: trench
28 : 실리콘산화막 29 : 산화막28 silicon oxide film 29 oxide film
30 : 소자분리막30: device isolation film
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 소자분리 영역에 해당하는 기판 부분을 노출시키는 트렌치 형성용 마스크 패턴을 형성하는 단계; 상기 마스크 패턴으로부터 노출된 기판 부분에 1차로 산소 이온을 경사 이온주입하는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 바닥면 아래의 기판 부분에 2차로 산소 이온을 이온주입하는 단계; 상기 결과물을 1차 어닐링하여 기판 실리콘과 이온주입된 산소 이온의 결합을 통해 상기 트렌치 상단 가장자리 및 트렌치 바닥면 아래에 실리콘산화막을 형성하는 단계; 상기 트렌치가 매립되도록 산화막을 증착하는 단계; 상기 마스크 패턴이 노출되도록 산화막을 연마하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 결과물을 2차 어닐링하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.In order to achieve the above object, the present invention, forming a trench pattern mask pattern for exposing the substrate portion corresponding to the device isolation region on the silicon substrate; Oblique ion implantation of oxygen ions into a portion of the substrate exposed from the mask pattern; Etching the exposed substrate portion to form a trench; Implanting oxygen ions secondarily into a portion of the substrate below the trench bottom; Primary annealing the resultant to form a silicon oxide film under the trench upper edge and the trench bottom surface through the combination of substrate silicon and ion implanted oxygen ions; Depositing an oxide film to fill the trench; Polishing an oxide layer to expose the mask pattern; Removing the mask pattern; And a second annealing of the resultant device.
여기서, 상기 1차로 산소 이온을 경사 이온주입하는 단계는 O2또는 O3를 이온 소오스로 이용하고 1∼60°경사를 주어 1.0E16∼1.0E18 이온/㎠의 도우즈 및 5∼50KeV의 에너지로 수행한다.Here, the step of injecting the gradient ion into the oxygen ion in the first step using O 2 or O 3 as an ion source and giving a slope of 1 to 60 ° with a dose of 1.0E16 to 1.0E18 ions / cm 2 and an energy of 5 to 50 KeV To perform.
또한, 상기 2차로 산소 이온을 이온주입하는 단계는 이온 소오스로 O2또는 O3를 이용하고 수직하게 1.0E16∼1.0E18 이온/㎠의 도우즈 및 100∼2000KeV의 에너지로 수행하며, 산소 이온이 트렌치의 바닥면으로부터 점차로 깊게 이온주입되도록 3∼4회에 걸쳐 서로 다른 에너지로 수행한다.In addition, the ion implantation of oxygen ions in the second step is carried out using a dose of 1.0E16 ~ 1.0E18 ions / ㎠ and energy of 100 ~ 2000KV vertically using O 2 or O 3 as an ion source and vertically Different energies are performed three to four times to inject ions deeper and deeper from the bottom of the trench.
게다가, 상기 1차 어닐링은 급속열공정 장비를 이용하여 900∼1,100℃의 온도로 수행하며, 상기 트렌치를 형성하는 단계는 트렌치 측벽이 83∼87°의 각도를 갖도록 수행한다.In addition, the primary annealing is carried out at a temperature of 900 ~ 1,100 ℃ using a rapid thermal process equipment, the step of forming the trench is performed so that the trench sidewalls have an angle of 83 ~ 87 °.
본 발명에 따르면, 트렌치 형성 전 및 그 후에 이온주입 공정을 수행함으로써, 소자분리막의 상단 가장자리를 라운딩지도록 하여 험프 특성에 의한 소자 특성 저하를 방지할 수 있으며, 아울러, 좁고 깊은 트렌치의 형성을 가능하게 하여 소자분리막의 안정적인 소자분리 기능을 확보할 수 있다.According to the present invention, by performing the ion implantation process before and after the trench formation, it is possible to round the top edge of the device isolation film to prevent device characteristics deterioration due to hump characteristics, and also to form a narrow and deep trench As a result, a stable device separation function of the device isolation layer can be secured.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A to 2E are cross-sectional views for each process for describing a method of forming an isolation layer according to an embodiment of the present invention.
도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 각각 150∼200Å, 1,200∼1,500Å 두께로 차례로 형성한다. 그런다음, 상기 패드질화막(23) 상에 소자분리 영역을 한정하는 감광막 패턴(24)을 형성한다.Referring to FIG. 2A, a pad oxide film 22 and a pad nitride film 23 are sequentially formed on the silicon substrate 21 to have a thickness of 150 to 200 Å and 1,200 to 1,500 Å, respectively. Then, a photoresist pattern 24 defining a device isolation region is formed on the pad nitride layer 23.
도 2b를 참조하면, 감광막 패턴을 식각 베리어로 이용해서 패드질화막(23) 및 패드산화막(22)을 식각하고, 이를 통해, 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 감광막 패턴을 제거한 상태에서 노출된 기판 부분에 산소 이온(25)을 1차 이온주입한다. 이때, 상기 산소 이온(25)의 1차 이온주입은 소정 각도만큼 경사(tilt)를 주어, 산소 이온(25)이 이후에 형성될 트렌치의 상단 가장자리 부분에 이온주입되도록 수행한다. 보다 상세하게, 상기 산소 이온(25)의 1차이온주입은 O2또는 O3를 이온 소오스(ion source)로 이용하며, 1∼60°의 경사를 주면서 1.0E16∼1.0E18 이온/㎠의 도우즈(dose) 및 5∼50KeV의 에너지를 사용하여 수행한다.Referring to FIG. 2B, the pad nitride layer 23 and the pad oxide layer 22 are etched using the photoresist pattern as an etch barrier, thereby exposing a substrate portion corresponding to the device isolation region. Then, oxygen ions 25 are first implanted into the exposed portion of the substrate while the photoresist pattern is removed. In this case, the primary ion implantation of the oxygen ions 25 is tilted by a predetermined angle so that the oxygen ions 25 are implanted into the upper edge portion of the trench to be formed later. More specifically, the primary ion implantation of the oxygen ion 25 uses O 2 or O 3 as an ion source and a dose of 1.0E16 to 1.0E18 ions / cm 2 while giving an inclination of 1 to 60 °. (dose) and energy of 5-50 KeV.
도 2c를 참조하면, 노출된 기판 부분을 소정 깊이만큼 식각하여 트렌치(26)를 형성한다. 이때, 상기 트렌치(26)는 바람직하게 측벽이 83∼87°의 각도를 갖도록 형성한다. 그런다음, 상기 결과물에 대해 산소 이온(26)을 2차 이온주입한다. 이때, 상기 산소 이온(27)의 2차 이온주입은 0°의 경사, 즉, 수직하게 하여 산소 이온(27)이 트렌치(26) 아래의 기판 부분에 이온주입되도록 하며, 아울러, 3∼4회에 걸쳐 서로 다른 에너지로 수행함으로써 산소 이온(27)이 일정 깊이까지 균일하게 분포되도록 한다. 자세하게, 상기 산소 이온(27)의 2차 이온주입은 이온 소오스로서 O2또는 O3를 이용하여 1.0E16∼1.0E18 이온/㎠의 도우즈 및 100∼2000KeV의 에너지를 사용하여 수행하며, 특히, 트렌치의 바닥면으로부터 점차로 깊게 이온주입되도록 3∼4회에 걸쳐 서로 다른 에너지로 수행한다. 아울러, 깊은 트렌치 형성 효과를 얻기 위해 0°의 경사, 즉, 경사를 주지 않은 상태로 수행한다.Referring to FIG. 2C, the trench 26 is formed by etching the exposed portion of the substrate to a predetermined depth. At this time, the trench 26 is preferably formed so that the side wall has an angle of 83 ~ 87 °. Then, oxygen ions 26 are secondary ion implanted into the resultant. At this time, the secondary ion implantation of the oxygen ions 27 is inclined at 0 °, that is, vertically so that the oxygen ions 27 are ion implanted into the substrate portion under the trench 26 and, in addition, 3 to 4 times. By performing different energies over, the oxygen ions 27 are uniformly distributed to a certain depth. In detail, the secondary ion implantation of the oxygen ion 27 is performed using a dose of 1.0E16 to 1.0E18 ions / cm 2 and an energy of 100 to 2000 KeV using O 2 or O 3 as an ion source. Different energies are performed three to four times to inject ions deeper and deeper from the bottom of the trench. In addition, in order to obtain a deep trench formation effect, it is performed in a state of inclination of 0 °, that is, without inclination.
도 2d를 참조하면, 상기 결과물에 대해 트렌치 식각 및 이온주입시의 데미지를 회복시키기 위해 1차 어닐링을 수행한다. 이때, 상기 1차 어닐링은 급속열공정(Rapid Thermal Process) 장비를 이용하여 900∼1,100℃의 온도로 수행한다. 상기 1차 어닐링의 결과, 트렌치(26)의 벽면에 박막의 선형 산화막(도시안됨)이 형성되며, 특히, 이온주입된 산소 이온과 기판 실리콘이 결합함으로써 트렌치 상단 가장자리 부분과 트렌치(26) 바닥면 아래의 기판 부분에 각각 실리콘산화막(28)이 형성된다. 이어서, 상기 트렌치(26)가 완전 매립되도록 결과물 상에 두껍게 USG 또는 HDP 방법으로 산화막(29)을 증착한다.Referring to FIG. 2D, first annealing is performed on the resultant to recover damage during trench etching and ion implantation. At this time, the primary annealing is performed at a temperature of 900 ~ 1,100 ℃ using a rapid thermal process (Rapid Thermal Process) equipment. As a result of the primary annealing, a linear oxide film (not shown) of a thin film is formed on the wall of the trench 26, in particular, the upper edge portion of the trench and the bottom surface of the trench 26 are bonded by ion implanted oxygen ions and substrate silicon. Silicon oxide films 28 are formed on the substrate portions below. Subsequently, an oxide film 29 is deposited by USG or HDP method thickly on the resultant material so that the trench 26 is completely buried.
도 2e를 참조하면, 패드질화막이 노출될 때까지 상기 산화막을 CMP하여 트렌치형의 소자분리막(30)을 형성하고, 이어, 매립된 산화막의 치밀화와 트렌치 상단 가장자리 및 트렌치 바닥면 아래에 형성된 실리콘산화막 내에 잔존 가능한 결함들을 제거하기 위해 상기 결과물에 대해 2차 어닐링을 수행한다. 그런다음, 상기 패드질화막 및 패드산화막을 제거하여 본 발명에 따른 트렌치형의 소자분리막 형성을 완성한다.Referring to FIG. 2E, a trench isolation device 30 is formed by CMP of the oxide layer until the pad nitride layer is exposed, followed by densification of the buried oxide layer and a silicon oxide layer formed under the trench upper edge and the trench bottom surface. Secondary annealing is performed on the resultant to remove possible defects within. Then, the pad nitride film and the pad oxide film are removed to complete the formation of a trench type device isolation film according to the present invention.
상기와 같은 본 발명의 소자분리막 형성방법에 따르면, 산소 이온의 1차 및 2차 이온주입을 통해 소자분리막 상단 가장자리를 라운딩지도록 할 수 있고, 아울러, 트렌치 바닥면 아래에 실리콘산화막을 형성할 수 있으므로, 소자 특성의 저하를 유발함이 없이 소자분리막의 소자분리 기능을 안정적으로 확보할 수 있고, 아울러, 선폭 감소에 따른 좁고 깊은 트렌치 형성의 어려움을 극복할 수 있다.According to the device isolation film forming method of the present invention as described above, it is possible to round the upper edge of the device isolation film through the primary and secondary ion implantation of oxygen ions, and also to form a silicon oxide film under the trench bottom surface In addition, the device isolation function of the device isolation layer can be stably secured without causing deterioration of device characteristics, and the difficulty of forming a narrow and deep trench due to a decrease in line width can be overcome.
자세하게, STI 공정에 따라 형성된 소자분리막에 기인하는 소자 특성의 저하는 소자분리막 상단 가장자리 부분이 뾰족한 것과 관련해서 이 부분에 전계가 집중되어 험프 특성이 일어나 트랜지스터의 오동작이 유발되기 때문이다. 그런데, 본 발명은 트렌치 상단 가장자리 부분에 산소 이온을 이온주입한 후, 어닐링을 행하여 상기 트렌치 상단 가장자리 부분에 실리콘산화막이 형성되도록 함으로써, 결과적으로 소자분리막의 상단 가장자리가 라운딩지도록 하는 것을 통해 험프 특성을 개선할 수 있으며, 그래서, 소자 특성 저하를 방지할 수 있다.In detail, the deterioration of device characteristics due to the device isolation film formed by the STI process is related to the sharp edge of the device isolation film, whereby an electric field is concentrated in this area, causing the Hump characteristic to cause malfunction of the transistor. However, according to the present invention, after implanting oxygen ions into the trench upper edge portion, annealing is performed to form a silicon oxide film on the trench upper edge portion, and as a result, the top edge of the device isolation layer is rounded, thereby improving hump characteristics. It is possible to improve, and thus to prevent deterioration of device characteristics.
또한, STI 공정을 진행함에 있어서, 종래에는 선폭이 작아짐에 따라 좁고 깊은 트렌치의 형성이 어렵고, 아울러, 좁고 깊은 트렌치의 매립 과정에서 보이드가 발생되어 소자분리막의 소자분리 기능을 확보하기 어렵다. 그런데, 본 발명은 트렌치 형성후에 산소 이온주입 및 어닐링을 행하여 상기 트렌치의 바닥면 아래에 실리콘산화막이 형성되도록 함으로써, 실제 트렌치형 소자분리막의 깊이 보다 더 깊은 트렌치형 소자분리막을 형성할 수 있으며, 특히, 보이드의 발생이 없는 산화막 매립 효과를 얻을 수 있게 되므로, 결과적으로 좁고 깊은 트렌치 형성의 어려움을 극복할 수 있음은 물론 매립 과정에서의 보이드 발생을 방지할 수 있어서 트렌치형 소자분리막의 안정적인 소자분리 기능을 확보할 수 있다.In the STI process, as the line width becomes smaller, it is difficult to form narrow and deep trenches, and voids are generated in the process of filling the narrow and deep trenches, thereby making it difficult to secure the device isolation function of the device isolation layer. However, according to the present invention, after the trench is formed, oxygen ion implantation and annealing are performed to form a silicon oxide film under the bottom surface of the trench, thereby forming a trench type device isolation layer that is deeper than the depth of the actual trench type device isolation layer. As a result, it is possible to obtain an oxide filling effect without generating voids, and as a result, it is possible to overcome the difficulty of forming narrow and deep trenches, and to prevent voids during the filling process, thereby ensuring stable device isolation of the trench type isolation layer. Can be secured.
이상에서와 같이, 본 발명은 STI 공정을 적용하여 트렌치형의 소자분리막을 형성하되, 트렌치 형성 전 및 그 후에 각각 산소 이온주입을 행하여 소자분리막의 상단 가장자리가 라운딩지도록 함과 동시에 트렌치 바닥면 아래에 실리콘산화막이 형성되도록 함으로써, 험프 특성에 의한 소자 특성 저하를 방지할 수 있으며, 아울러, 좁고 깊은 트렌치 형성의 어려움을 해결할 수 있음은 물론 안정적인 소자분리 기능을 확보할 수 있다.As described above, the present invention applies a STI process to form a trench type device isolation film, and oxygen ion implantation is performed before and after the trench formation, so that the upper edge of the device isolation film is rounded and under the trench bottom. By forming the silicon oxide film, it is possible to prevent the deterioration of device characteristics due to the hump characteristics, and to solve the difficulty of forming a narrow and deep trench, as well as to secure a stable device isolation function.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020025057A KR20030086853A (en) | 2002-05-07 | 2002-05-07 | Method for forming isolation layer of semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020025057A KR20030086853A (en) | 2002-05-07 | 2002-05-07 | Method for forming isolation layer of semiconductor device |
Publications (1)
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|---|---|
| KR20030086853A true KR20030086853A (en) | 2003-11-12 |
Family
ID=32381849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020025057A KR20030086853A (en) | 2002-05-07 | 2002-05-07 | Method for forming isolation layer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030086853A (en) |
Cited By (2)
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- 2002-05-07 KR KR1020020025057A patent/KR20030086853A/en not_active Application Discontinuation
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