KR20050009496A - Method of forming an isolation layer in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트렌치를 절연 물질로 매립하고 활성 영역 상부의 절연 물질을 제거하는 과정에서 평탄화 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, and more particularly, to a method of forming a device isolation layer of a semiconductor device capable of improving planarization characteristics in a process of filling a trench with an insulating material and removing an insulating material over an active region. .
소자의 집적도가 높아짐에 따라, 소자 분리막 형성 시 버즈 빅(Bird's beak)이 발생되어 활성 영역이 좁아지는 LOCOS 공정의 문제점을 해결하기 위하여, STI(Shallow Trench Isolation) 공정으로 소자 분리막을 형성하고 있다. STI 공정을 이용하여 소자 분리막을 형성하는 방법을 구체적으로 설명하면 다음과 같다.As the integration of devices increases, in order to solve the problem of the LOCOS process in which a bird's beak is generated when the device isolation layer is formed and the active region is narrowed, the device isolation layer is formed by a shallow trench isolation (STI) process. A method of forming the device isolation layer using the STI process will be described in detail below.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a method of forming a device isolation layer of a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(101) 상에 산화막(도시되지 않음) 및 질화막(도시되지 않음)을 순차적으로 형성한 후, 소자 분리 마스크를 이용한 식각 공정으로 질화막 및 산화막을 순차적으로 패터닝하여 패드 질화막 패턴(103) 및 패드 산화막 패턴(102)을 형성한다. 이로 인해, 반도체 기판(101)의 소자 분리 영역이 노출된다.Referring to FIG. 1A, an oxide film (not shown) and a nitride film (not shown) are sequentially formed on a semiconductor substrate 101, and then the nitride film and the oxide film are sequentially patterned by an etching process using an element isolation mask. The nitride film pattern 103 and the pad oxide film pattern 102 are formed. As a result, the device isolation region of the semiconductor substrate 101 is exposed.
이어서, 트렌치 식각 공정으로 반도체 기판(101)의 소자 분리 영역을 소정 깊이까지 식각하여 트렌치(104)를 형성한다. 이후, 트렌치(104)가 완전히 매립되도록 전체 상부에 절연 물질층(105)을 형성한다.Next, the trench 104 may be formed by etching the device isolation region of the semiconductor substrate 101 to a predetermined depth by a trench etching process. A layer of insulating material 105 is then formed over the entirety so that the trench 104 is completely buried.
도 1b를 참조하면, 활성 영역인 패드 질화막 패턴(103) 상부의 절연 물질층을 제거하기 위하여 화학적 기계적 연마 공정을 실시해야 하는데, 절연 물질층(105)이 트렌치(104)로 매립되면서 소자 분리 영역과 활성 영역에는 단차가 발생된다. 이로 인해, 활성 영역에 잔류하는 절연 물질층(105)의 두께를 연마 목표 두께로 설정하여 화학적 기계적 연마 공정을 실시하면, 소자 분리 영역에 형성된 절연 물질층(트렌치에 형성된 절연 물질층)의 높이가 상대적으로 낮아져, 최종적으로 소자 분리막의 높이가 낮아지게 된다.Referring to FIG. 1B, a chemical mechanical polishing process should be performed to remove the insulating material layer on the pad nitride film pattern 103, which is an active region, and the device isolation region is formed by filling the trench 104 with the insulating material layer 105. And a step is generated in the active region. For this reason, when the chemical mechanical polishing process is performed by setting the thickness of the insulating material layer 105 remaining in the active region to the polishing target thickness, the height of the insulating material layer (insulating material layer formed in the trench) formed in the element isolation region is increased. As a result, the height of the isolation layer is lowered.
따라서, 이러한 문제점을 해결하기 위하여, 활성 영역인 패드 질화막 패턴(103) 상부의 절연 물질층(105)을 소정의 두께만큼 먼저 제거하여 소자 분리 영역과의 단차를 완화시킨다. 이러한 공정을 평탄화 식각(Planarization Etch) 공정이라 한다.Therefore, in order to solve this problem, the insulating material layer 105 on the pad nitride film pattern 103 which is the active region is first removed by a predetermined thickness to alleviate the step with the device isolation region. This process is called a planarization etch process.
이러한 평탄화 공정을 위해, 소자 분리 영역(트렌치) 상에 식각 마스크(106)를 형성한다. 이때, 식각 마스크(106)는 포토레지스트 패턴으로 형성할 수 있으며, 트렌치(104)의 폭과 같거나 가장자리의 일부가 활성 영역과 중첩되도록 형성할 수 있다. 한편, 소자 분리 영역과 활성 영역의 경계에는 트렌치(104)에 의해 발생된 단차에 의해 절연 물질층(106)의 표면이 경사진다. 이로 인해, 절연 물질층(106)의 경사면과 식각 마스크(106) 사이에 홈(Trench; 107)이 발생된다.For this planarization process, an etch mask 106 is formed on the device isolation region (trench). In this case, the etching mask 106 may be formed as a photoresist pattern, and may be formed to have the same width as the trench 104 or a part of the edge overlapping the active region. On the other hand, at the boundary between the device isolation region and the active region, the surface of the insulating material layer 106 is inclined by the step generated by the trench 104. As a result, a trench 107 is formed between the inclined surface of the insulating material layer 106 and the etching mask 106.
도 1c를 참조하면, 후속 공정에서 실시할 화학적 기계적 연마 공정의 마진을 고려하여, 평탄화 식각 공정으로 활성 영역인 패드 질화막 패턴(103) 상부의 절연물질층(105)을 소정의 두께만큼 제거한다. 이때, 절연 물질층(105)이 평탄한 부분과 경사진 부분이 균일하게 식각되기 때문에, 절연 물질층(106)의 경사면과 식각 마스크(106) 사이에 홈(107)이 그대로 잔류된다.Referring to FIG. 1C, in consideration of a margin of a chemical mechanical polishing process to be performed in a subsequent process, the insulating material layer 105 on the pad nitride layer pattern 103, which is an active region, is removed by a predetermined thickness in a planarization etching process. At this time, since the flat portion and the inclined portion of the insulating material layer 105 are etched uniformly, the groove 107 remains between the inclined surface of the insulating material layer 106 and the etching mask 106.
이는, 도 2에 도시된 단면 사진에서도 확인할 수 있다.This can be confirmed in the cross-sectional photograph shown in FIG.
도 1d를 참조하면, 식각 마스크(도 1c의 106)를 제거한다.Referring to FIG. 1D, the etching mask (106 of FIG. 1C) is removed.
상기에서, 평탄화 식각 공정 시 절연 물질층(105)을 과도하게 식각하면, 홈(107)의 형태가 유지되면서 균일하게 식각되기 때문에, 평탄화 공정이나 그 이후의 공정에서 홈(106)이 형성된 영역 하부의 반도체 기판(101)에 손상이 발생될 수 있다.In the above, when the insulating material layer 105 is excessively etched during the planarization etching process, the groove 107 is uniformly etched while the shape of the grooves 107 is maintained. The semiconductor substrate 101 may be damaged.
또한, 평탄화 식각 공정의 경우, 패드 질화막 패턴(103) 상에 절연 물질층(105)을 소정의 두께만큼 잔류시켜야 하므로, 평탄화 식각 공정의 진행 시간을 정확하게 조절해야 한다. 하지만, 절연 물질층(105)의 공정 조건에 따른 변화(예를 들면, 두께의 변화)에 의해 평탄화 식각 공정의 진행 시간을 조절하기가 쉽지 않다. 이로 인해, 평탄화 식각 공정을 정확하게 제어하기가 어렵고, 시간 조절을 잘못하면 반도체 기판(101)에 손상이 발생될 수 있어 공정의 신뢰성 및 소자의 전기적 특성이 저하될 수 있다.In addition, in the planarization etching process, since the insulating material layer 105 must remain on the pad nitride layer pattern 103 by a predetermined thickness, the progress time of the planarization etching process must be accurately controlled. However, it is not easy to control the progress time of the planarization etching process by a change (for example, a change in thickness) of the insulating material layer 105 depending on the process conditions. As a result, it is difficult to accurately control the planarization etching process, and if the time adjustment is incorrect, damage to the semiconductor substrate 101 may occur, thereby reducing the reliability of the process and the electrical characteristics of the device.
이에 대하여, 본 발명이 제시하는 반도체 소자의 소자 분리막 형성 방법은 트렌치를 매립하기 위하여 전체 상부에 형성된 절연 물질층의 소자 분리 영역만을노출시키고 노출된 영역의 표면 상태를 이온주입 공정으로 변화시킨 후, 선택비가 높은 습식 식각 공정으로 패드 질화막 상부의 절연 물질층만을 제거한 상태에서 화학적 기계적 연마 공정을 실시함으로써, 소자 분리막의 높이가 낮아지는 것을 방지하면서 소자 분리 영역과 활성 영역 사이에 형성되는 홈을 제거하여 화학적 기계적 연마 공정의 마진을 확보하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.In contrast, in the method of forming a device isolation layer of a semiconductor device according to the present invention, after exposing only the device isolation region of the insulating material layer formed over the entire surface to fill the trench, the surface state of the exposed region is changed by an ion implantation process. By performing a chemical mechanical polishing process in a state where only the insulating material layer on the top of the pad nitride film is removed by the wet etching process having a high selectivity, the groove formed between the device isolation region and the active region is removed by preventing the height of the device isolation layer from decreasing. The margin of the chemical mechanical polishing process can be secured, and the reliability of the process and the electrical characteristics of the device can be improved.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a method of forming a device isolation layer of a semiconductor device according to the prior art.
도 2는 단차에 의해 소자 분리막을 형성하기 위한 절연 물질층에 홈이 발생된 상태를 보여주는 단면 셈 사진이다.FIG. 2 is a cross-sectional view illustrating a state in which grooves are formed in an insulating material layer for forming an isolation layer due to a step.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.3A to 3G are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101, 301 : 반도체 기판 102, 302 : 패드 산화막 패턴101, 301: semiconductor substrate 102, 302: pad oxide film pattern
103, 303 : 패드 질화막 패턴 104, 304 : 트렌치103, 303: pad nitride film pattern 104, 304: trench
105, 305 : 절연 물질층 106 : 식각 마스크105, 305: insulating material layer 106: etching mask
306 : 이온주입 마스크 107 : 홈306: ion implantation mask 107: groove
307 : 이온 주입층307: ion implantation layer
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역이 정의된 패드 산화막 패턴 및 패드 질화막 패턴을 반도체 기판 상에 적층 구조로 형성하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치가 매립되도록 전체 상부에 절연 물질층을 형성하는 단계와, 소자 분리 영역의 절연 물질층의 식각 선택비를 조절하는 단계와, 식각 선택비의 차이를 이용한 식각 공정으로 패드 질화막 상부의 절연 물질층을 제거하는 단계와, 이온주입 마스크를 제거하는 단계, 및 화학적 기계적 연마 공정으로 전체 상부를 평탄화하는 단계를 포함한다.The method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention includes forming a pad oxide layer pattern and a pad nitride layer pattern having a device isolation region in a stacked structure on a semiconductor substrate, and forming a trench in the device isolation region of the semiconductor substrate. Forming a pad, forming an insulating material layer over the entire portion of the trench to fill the trench, adjusting an etching selectivity of the insulating material layer in the device isolation region, and etching using the difference in the etching selectivity. Removing the top layer of insulating material, removing the ion implantation mask, and planarizing the entire top with a chemical mechanical polishing process.
절연 물질층은 트렌치의 깊이보다 500Å 내지 2000Å 정도 두껍게 형성되는 것이 바람직하다.The insulating material layer is preferably formed to be about 500 kPa to about 2000 kPa thicker than the depth of the trench.
패드 질화막 패턴은 공정 마진을 확보할 수 있는 두께보다 200Å 내지 400Å 정도 더 두껍게 형성되는 것이 바람직하다. 또한, 절연 물질층은 트렌치의 깊이보다 500Å 내지 1000Å 정도 두껍게 형성되는 것이 바람직하다.The pad nitride film pattern is preferably formed to be about 200 kPa to about 400 kPa thicker than a thickness capable of securing a process margin. In addition, the insulating material layer is preferably formed to be about 500 kPa to 1000 kPa thicker than the depth of the trench.
한편, 절연 물질층의 식각 선택비를 조절하는 단계는, 소자 분리 영역이 노출되도록 개구부가 형성된 이온주입 마스크를 절연 물질층 상부에 형성하는 단계, 및 개구부를 통해 노출된 절연 물질층 표면에 이온 주입 공정으로 이온을 주입하여 절연 물질층 표면을 식각 선택비가 다른 이온주입층으로 형성하는 단계를 포함한다.Meanwhile, controlling the etching selectivity of the insulating material layer may include forming an ion implantation mask having an opening formed on the insulating material layer to expose the device isolation region, and implanting ions into the surface of the insulating material layer exposed through the opening. Implanting ions to form a surface of the insulating material layer as an ion implantation layer having a different etching selectivity.
이때, 개구부의 가장자리가 활성 영역과 0.5um 이하로 중첩되도록 이온주입 마스크를 형성할 수 있다. 한편, 이온으로 질소를 주입하여 이온주입층을 SiON막으로 형성할 수 있으며, 이온주입 공정은 60KeV 내지 130KeV의 에너지로 1E13atoms/cm2내지 1E15atoms/cm
식각 공정 시 소자 분리 영역에 형성된 이온 주입층에 의해 높은 선택비를 유지하면서 활성 영역의 절연 물질층만을 선택적으로 제거할 수 있다.During the etching process, only the insulating material layer of the active region may be selectively removed while maintaining a high selectivity by the ion implantation layer formed in the device isolation region.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.3A to 3G are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(301) 상에 산화막(도시되지 않음) 및 질화막(도시되지 않음)을 순차적으로 형성한 후, 소자 분리 마스크를 이용한 식각 공정으로 질화막 및 산화막을 순차적으로 패터닝하여 패드 질화막 패턴(303) 및 패드 산화막 패턴(302)을 형성한다. 이로 인해, 반도체 기판(301)의 소자 분리 영역이 노출된다. 이때, 패드 산화막 패턴(302)은 100Å 내지 200Å의 두께로 형성할 수 있다. 한편, 패드 질화막 패턴(303)은 후속 연마 공정 시 제거될 두께를 고려하여, 공정 마진을 확보할 수 있는 두께보다 200Å 내지 400Å 정도 더 두껍게 형성하는 것이 바람직하며, 1700Å 내지 2000Å의 두께로 형성할 수 있다.Referring to FIG. 3A, after an oxide film (not shown) and a nitride film (not shown) are sequentially formed on a semiconductor substrate 301, the nitride film and the oxide film are sequentially patterned by an etching process using an element isolation mask. The nitride film pattern 303 and the pad oxide film pattern 302 are formed. As a result, the device isolation region of the semiconductor substrate 301 is exposed. In this case, the pad oxide film pattern 302 may be formed to have a thickness of 100 kPa to 200 kPa. On the other hand, in consideration of the thickness to be removed during the subsequent polishing process, the pad nitride film pattern 303 is preferably formed to be 200 ~ 400Å thicker than the thickness to secure the process margin, it can be formed to a thickness of 1700 ~ 2000Å have.
이어서, 트렌치 식각 공정으로 반도체 기판(301)의 소자 분리 영역을 소정 깊이까지 식각하여 트렌치(304)를 형성한다. 트렌치는 3000Å 내지 4000Å의 깊이로 형성할 수 있다. 이후, 트렌치(304)가 완전히 매립되도록 전체 상부에 절연 물질층(305)을 형성한다. 한편, 패드 질화막 패턴(303) 상부의 절연 물질층(305)은 후속 공정에서 실시되는 평탄화 식각 공정 시 완전히 제거되므로, 종래보다 낮은두께로 형성할 수 있으며 4000Å 내지 4500Å의 두께로 형성할 수 있다.Next, the trench 304 is formed by etching the device isolation region of the semiconductor substrate 301 to a predetermined depth by a trench etching process. The trench may be formed to a depth of 3000 kPa to 4000 kPa. Thereafter, an insulating material layer 305 is formed over the entirety so that the trench 304 is completely buried. Meanwhile, since the insulating material layer 305 on the pad nitride layer pattern 303 is completely removed during the planarization etching process performed in a subsequent process, the insulating layer 305 may be formed to a thickness lower than that of the conventional art, and may be formed to a thickness of 4000 kPa to 4500 kPa.
도 3b를 참조하면, 활성 영역인 패드 질화막 패턴(303) 상부의 절연 물질층을 제거하기 위하여 화학적 기계적 연마 공정을 실시해야 하는데, 절연 물질층(305)이 트렌치(304)로 매립되면서 소자 분리 영역과 활성 영역에는 단차가 발생된다. 이로 인해, 활성 영역에 잔류하는 절연 물질층(305)의 두께를 연마 목표 두께로 설정하여 화학적 기계적 연마 공정을 실시하면, 소자 분리 영역에 형성된 절연 물질층(트렌치에 형성된 절연 물질층)의 높이가 상대적으로 낮아져, 최종적으로 소자 분리막의 높이가 낮아지게 된다.Referring to FIG. 3B, a chemical mechanical polishing process should be performed to remove the insulating material layer on the pad nitride layer pattern 303 which is an active region, and the isolation layer 305 is filled with the trench 304 to isolate the device. And a step is generated in the active region. Therefore, when the chemical mechanical polishing process is performed by setting the thickness of the insulating material layer 305 remaining in the active region to the polishing target thickness, the height of the insulating material layer (insulating material layer formed in the trench) formed in the element isolation region is increased. As a result, the height of the isolation layer is lowered.
따라서, 이러한 문제점을 해결하기 위하여, 화학적 기계적 연마 공정을 실시하기 전에, 소자 분리 영역을 제외한 활성 영역에 형성된 절연 물질층을 먼저 제거하여 소자 분리 영역과의 단차를 완화시킨다. 이러한 공정을 평탄화 식각(Planarization Etch) 공정이라 한다.Therefore, in order to solve this problem, before performing the chemical mechanical polishing process, the insulating material layer formed in the active region except the device isolation region is first removed to alleviate the step with the device isolation region. This process is called a planarization etch process.
이러한 평탄화 공정을 위해, 절연 물질층(305) 상에 소자 분리 영역이 개방되는 이온주입 마스크(306)를 형성한다. 이때, 이온주입 마스크(306)는 포토레지스트 패턴으로 형성할 수 있으며, 개구부(306a)의 폭이 트렌치(304)의 폭과 같거나 활성 영역과 일부 중첩되도록 형성할 수 있다. 예를 들면, 개구부(306a)의 가장 자리에 활성 영역이 0.5um 이하로 노출되도록 이온주입 마스크(306)를 형성하는 것이 바람직하다. 한편, 종래에는 소자 분리 영역 상에 식각 마스크를 형성하기 때문에 식각 마스크의 가장 자리에 홈이 발생하였지만, 도 3b에서는 소자 분리 영역을 제외한 활성 영역(패드 질화막 패턴) 상부에 이온주입 마스크를 형성하기 때문에 홈이 발생되지 않는다.For this planarization process, an ion implantation mask 306 is formed on the insulating material layer 305 to open the device isolation region. In this case, the ion implantation mask 306 may be formed as a photoresist pattern, and the width of the opening 306a may be formed to be equal to the width of the trench 304 or partially overlap with the active region. For example, it is preferable to form the ion implantation mask 306 so that the active region is exposed at the edge of the opening 306a to 0.5 um or less. On the other hand, in the past, since the etching mask is formed on the device isolation region, a groove is formed at the edge of the etching mask. However, in FIG. 3B, the ion implantation mask is formed on the active region (pad nitride layer pattern) except the device isolation region. No groove is generated.
도 3c를 참조하면, 이온주입 마스크(306)를 통해 노출된 절연 물질층(305) 표면의 식각 선택비를 조절한다. 예를 들면, 이온주입 마스크(306)를 통해 노출된 절연 물질층(305) 표면에 이온을 주입하여 이온 주입층(307)을 형성함으로써 식각 선택비를 조절할 수 있다. 좀 더 구체적으로 설명하면, 절연 물질층(305) 표면에 질소를 주입하면, 절연 물질층(305)의 표면이 SiON막으로 이루어진 이온주입층(307)으로 형성되면서, 절연 물질층(305)과의 식각 선택비가 달라진다. 이때, 이온주입 공정은 60KeV 내지 130KeV의 에너지로 이온을 주입하고, 이온의 주입량은 1E13atoms/cm2내지 1E15atoms/cm
도 3d를 참조하면, 이온주입 마스크(도 3c의 306)를 제거한다.Referring to FIG. 3D, the ion implantation mask (306 of FIG. 3C) is removed.
도 3e를 참조하면, 후속 공정에서 실시할 화학적 기계적 연마 공정의 마진을 고려하여, 평탄화 식각 공정으로 활성 영역인 패드 질화막 패턴(303) 상부의 절연 물질층(305)을 완전히 제거한다. 이때, 소자 분리 영역에서는, 절연 물질층(305)의 표면에 형성된 이온주입층(307)의 식각 선택비 차이로 인하여, 트렌치(304)에 매립된 절연 물질층(305)이 식각되지 않고 그대로 잔류된다.Referring to FIG. 3E, in consideration of the margin of the chemical mechanical polishing process to be performed in the subsequent process, the insulating material layer 305 on the pad nitride layer pattern 303 which is the active region is completely removed by the planarization etching process. At this time, in the device isolation region, due to the difference in the etching selectivity of the ion implantation layer 307 formed on the surface of the insulating material layer 305, the insulating material layer 305 buried in the trench 304 remains unetched. do.
한편, 평탄화 식각 공정은, 공정 시간을 조절하여 절연 물질층(305)을 일부 잔류시키던 종래와는 달리, 식각 선택비의 차이를 이용한 습식 식각 방식으로 진행하여 패드 질화막 패턴(303) 상부의 절연 물질층을 완전히 제거한다. 따라서, 절연 물질층(305)을 형성하는 과정에서 발생되는 공정 변화를 고려하지 않고 평탄화 식각 공정을 진행할 수 있기 때문에, 보다 용이하게 평탄화 식각 공정을 실시할 수 있으며 공정의 신뢰성도 향상시킬 수 있다.On the other hand, the planarization etching process is different from the conventional method in which the insulating material layer 305 is partially left by adjusting the process time, and thus, the planarization etching process is performed by a wet etching method using a difference in etching selectivity, and thus the insulating material on the pad nitride layer pattern 303. Remove the layer completely. Therefore, the planar etching process may be performed without considering the process change generated in the process of forming the insulating material layer 305, so that the planarization etching process may be performed more easily and the reliability of the process may be improved.
평탄화 식각 공정을 좀 더 구체적으로 예를 들어 설명하면, 500mTorr 내지 300mTorr의 압력에서 800W 내지 1500W의 파워를 인가하고, CHF3/CF4/Ar 가스를 이용하여 실시할 수 있다. 이때, CHF3의 공급 유량은 20sccm 내지 60sccm으로 설정하고, CF4의 공급 유량은 30sccm 내지 90sccm으로 설정하고, Ar의 공급 유량은 1000sccm 내지 1500sccm으로 설정할 수 있다.For example, the planarization etching process may be described in more detail by applying a power of 800 W to 1500 W at a pressure of 500 mTorr to 300 mTorr, and using CHF 3 / CF 4 / Ar gas. At this time, the supply flow rate of CHF 3 may be set to 20 sccm to 60 sccm, the supply flow rate of CF 4 may be set to 30 sccm to 90 sccm, and the supply flow rate of Ar may be set to 1000 sccm to 1500 sccm.
도 3f를 참조하면, 화학적 기계적 연마 공정을 실시하여, 절연 물질층(305)의 표면에 형성된 이온주입층(도 3e의 307)과, 패드 질화막 패턴(303)보다 높게 돌출된 절연 물질층(305)을 제거하여 전체 상부 표면을 평탄화한다.Referring to FIG. 3F, an ion implantation layer (307 of FIG. 3E) formed on the surface of the insulating material layer 305 and an insulating material layer 305 protruding higher than the pad nitride film pattern 303 may be formed by performing a chemical mechanical polishing process. ) To planarize the entire top surface.
도 3g를 참조하면, 패드 질화막 패턴(도 3d의 303) 및 패드 산화막 패턴(302)을 제거한다. 이로써, 절연 물질층(305)으로 이루어진 소자 분리막이 형성된다.Referring to FIG. 3G, the pad nitride film pattern 303 of FIG. 3D and the pad oxide film pattern 302 are removed. As a result, an isolation layer formed of the insulating material layer 305 is formed.
상술한 바와 같이, 본 발명은 트렌치를 매립하기 위하여 전체 상부에 형성된 절연 물질층의 소자 분리 영역만을 노출시키고 노출된 영역의 표면 상태를 이온주입 공정으로 변화시킨 후, 선택비의 차이를 이용한 습식 식각 방식으로 평탄화 식각(Planarization Etch) 공정을 실시하여 패드 질화막 상부의 절연 물질층만을 제거한 상태에서 화학적 기계적 연마 공정을 실시함으로써, 소자 분리막의 높이가 낮아지는 것을 방지하면서 소자 분리 영역과 활성 영역 사이에 형성되는 홈을 제거하여 화학적 기계적 연마 공정의 마진을 확보하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention exposes only the device isolation region of the insulating material layer formed on the entire upper portion to fill the trench, and changes the surface state of the exposed region by an ion implantation process, followed by wet etching using a difference in selectivity. A planarization etching process is performed in a manner to perform a chemical mechanical polishing process in which only the insulating material layer on the top of the pad nitride film is removed, thereby forming a device between the device isolation region and the active region while preventing the height of the device isolation layer from decreasing. By removing the grooves, the margin of the chemical mechanical polishing process can be secured, and the reliability of the process and the electrical characteristics of the device can be improved.
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