KR20050007530A - 박막의 특성을 변화시키는 방법 및 상기 방법을 구현한 기판 - Google Patents

박막의 특성을 변화시키는 방법 및 상기 방법을 구현한 기판 Download PDF

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위니베르시테 끌로드 베르나르 리옹 Ⅰ
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Abstract

본 발명은 지지대(2)의 표면에 배치되어 있는 박막(1)의 특성을 변경하는 방법에 관한 것으로, 마이크로- 및 나노-일렉트로닉스 및 마이크로- 및 나노-테크놀로지 분야에서 사용되는 기판을 형성하게 된다. 본 발명의 방법은 큰 특정 표면 영역을 갖는 나노 구조 지지대 상에 하나 이상의 박막(1)을 생성하고 그리고 지지대 안에 내부 응력을 생성하도록 상기 나노 구조 지지대를 처리하는 단계들로 이루어진다. 이러한 방식으로 인해, 상기 지지대에서는 상기 박막 평면에 변형이 발생되고 따라서 박막의 특성이 변하게 된다.

Description

박막의 특성을 변화시키는 방법 및 상기 방법을 구현한 기판{METHOD OF ALTERING THE PROPERTIES OF A THIN FILM AND SUBSTRATE IMPLEMENTING SAID METHOD}
본 발명은 특히 전자, 광전자, 초전도체 또는 압전 작용을 갖는 재료 분야에서 유리하게 적용된다.
예를 들어, 일부 전자 및 광전자 응용에서는 삼원 또는 사원 화합물(ternary or quaternary) 반도체 재료가 사용될 필요가 있을 것이다. 그러나, 에피택셜 성장에 의해 획득할 수 있는 높은 구조적 특성을 갖는 이러한 삼원 또는 사원 화합물 재료의 수는 제한되는데, 그 이유는 기판의 결정망이 반도체 층(성장되는)의 결정망에 채택되는 것이 거의 불가능하기 때문이다. 따라서, 격자 충돌에서 이루어진 헤테로에피탁시는 임계 두께 이상을 초과하는 구조적 결함에 따라 심각한 정도의 변형을 일으킴으로써, 성장되는 층에서 예상되는 물리적 특성의 경우 돌이킬 수 없는 원치 않는 변경이 일어나게 된다. 또한, 응력받은 화합물이나 단순 반도체 층은일부 특성들을 개선하는데 이용될 수 있다. 그리고, 상기 층들을 균질하게 변형시키는 기술이 유리할 것이다.
이러한 문제점을 해결하기 위해, 기판과 에피탁시형 박층 사이의 격자 매개 변수에서의 차이에 의해 유발된 스트레인을 흡수하는 버퍼 층들을 생성하는 것을 포함한 성장 기술들이 이용되었다.
첫 번째 기술은 컴플라이언트(compliant) 기판을 사용하여, 핵 층으로 작용하는 미세 막 위의 격자와 충돌하는 에피택시를 생성한다. 스트레인 에너지는 상기 막에 의해 탄력적으로 또는 유연하게 이완될 것이다.
핵 막의 탄력적인 컴플라이언시(compliancy)의 예시적 기술은 Romanov 등에 의한 Appl. Phys. Lett. 75, (1999) p.4118 에 설명되어 있다.
상기 기술은
- 특정 상부 표면을 갖는 두 개의 다공 층을 형성하도록 실리콘 기판 표면을 다공질화하고, 이때 표면 층은 낮은 다공도(porosity)를 나타내지만 상기 표면 층과 기판 사이에 삽입된 다공 층은 증가된 다공도를 나타내며,
- 결정체를 기계적으로 안정화시키도록 기판의 표면을 약하게 산화시키며(최대 단층),
- 실리콘의 미세 층의 에피택시 직전에 성장 구조에서 기판을 환원시키고, 그리고
- 실리콘의 미세 층 위에 SiGe 층의 격자와 충돌하여 성장을 생성하는
단계들로 구성된다.
Romanov 외의 사람들에 의해 설명된 프로세스는 다공성 실리콘 위에서 획득된 실리콘 막 위의 격자와 충돌하는 에피택셜 성장의 생성을 포함한다. 다공성 층들의 컴플라이언스(변형)의 효과는 관찰될 것이다.
컴플라이언트 기판에 관한 다른 연구가 수행되어 왔다. A.M.Jones에 의한 논문 Appl. Phys. Lett. 74(1999) p.1000은 실시예를 이용하여 자유 막 위에서의 성장 기술을 설명하고 있으며, 기판 위에 두 개의 층, 즉 희생 층이라 불리는 제 1 층 및 그후 에피탁시가 이루어지는 미세 막을 증착하는 것을 목적으로 한다. 상기 희생층(sacrificial layer)은 용액에 대한 화학적 공격 속도가 상기 막의 화학적 공격 속도보다 상당한 층이다. 리소그래픽 단계는 상기 화학적 공격 용액에 담겨 있는 샘플의 표면에 단지 하나의 디스크 막이 남도록 이루어진다. 상기 희생 층은 서브-에칭에 의하여 상기 디스크 아래에서 에칭된다. 상기 화학적 공격은 상기 막의 디스크 위에 에피탁시 층의 성장이 이루어지는 상기 막의 디스크를 운반하기 위하여 단지 하나의 필러(pillar)가 남을 때 중단된다. 상기 막은 상기 에피탁시 층의 변형을 제한하도록 변형할 수 있다. 이러한 방법의 장점은 상기 에피탁시 층의 스트레인이 비교적 탄성적으로 잘 이완된다는 것이다. 그러나, 이 방법은 구조의 취약함, 표면의 비평면성, 생산 공정의 어려움, 및 획득된 부분의 작은 크기 등과 같은 많은 단점을 가지고 있다.
오정렬된 퓨전(misaligned fusion) 방법 또는 <<트위스트 본딩(twist bonding)>> 이 또한 Y.H.Lo에 의한 논문 Appl. Phys. Lett. 59, (1991) p.2311에 인용되어 있으며, 막 스트레인을 전달하든 전달하지 않든 간에, 막의 결정학적인방향과 기판의 결정학적인 방향 사이의 회전 발생에 의한 기판 호스트를 설명하고 있다. 이는 막과 기판 사이의 인터페이스에 이탈된 망을 형성하게 한다. 이는 막 위에 스트레인 층의 성장을 생성한다. 스트레인 에너지 효과 아래에서, 상기 이탈(dislocations)은 모서리 특성 상에서 취할 방향을 변화시키게 되어 상기 에너지를 최소화시킨다. 이러한 기술의 장점은 기판 전체에서 막을 이동시킨다. 그러나, 결과적으로 이완되지도 않고 그리고 결과적으로 균질하게 이완되지는 않는다.
분자 접착 기술이나 웨이퍼 본딩 기술이 또한 인용될 수 있는데, 이는 D.M.Hansen의 논문 J. Cryst. Growth. 195, (1998) p.144에서 설명되는데, 표면-산화된 기판에서 문자 접착에 의한 막의 이동을 목적으로 한다. 층 스트레인의 성장은 이후 상기 막 위에서 생성된다. 인터페이스에 주어진 막의 원자들은 상기 스트레인 층을 이완하도록 약간 이동할 수 있다. 이러한 기술은 결과적으로 표면의 큰 사이즈가 주된 장점이 된다. 비록 컴플라이언스 효과가 관찰되더라도 상기 이완은 전체적이지 않다. 증착된 층들의 임계 두께가 증가되지만, 구조적 결함이 없는 두꺼운 층들을 생성하는 것은 여전히 가능하지 않다.
이러한 모든 컴플라이언스 유연한 또는 탄성적 기술들은 예상된 특성을 나타내지는 않는다. 상기 에피택셜 층에 의하여 상기 핵층의 유연한 또는 탄성적 변형은 관찰되지 않거나 혹은 단지 부분적으로만 관찰된다. 반면에, 결함이 없는 구역의 측면 치수들은 매우 작다.
종전 기술에서, 또 다른 공지된 해결책은 파라몰픽(paramorphic) 기술에 관한 것으로, 스트레인 막의 에피탁시를 이루고 이후 격자와 일치하는 에피탁시를 이루도록 상기 스트레인 막을 탄성적으로 이완시키는 단계들로 구성된다. 이 기술의 목적은 기판 위에 희생 층 및 에피탁시를 통한 스트레인 막을 연속적으로 증착시키는 것이다. 리소그래픽 단계는 이후 상기 디스크를 생성하도록 상기 막을 선택적으로 에칭한다. 습식 화학적 에칭은 서브-에칭에 의한 디스크 아래에서 상기 희생 층을 전체적으로 에칭하도록 실행된다. 상기 스트레인 막은 탄성적으로 이완하지만 더 이상 유지되지는 않는다. 상기 스트레인 막은 이후 기판 위에서 증착된다. 이 기술의 주된 장점은 격자와 일치하는 성장의 반복으로부터 나타난다. 그러나, 상기 획득된 디스크는 사이즈에 있어서 제한되고(몇 백 마이크론), 막의 초기 매개변수의 충돌은 작다(1% 정도).
D.S.Cao의 J. Appl. Phys. 65(1989) p.2451에서 설명되는 또 다른 해결책은 고정된 혹은 점진적인 복합 버퍼 층이나 심지어 수퍼네트워크(super-networks)를 이용한 메타몰픽(metamorphic) 방법이다. 상기 버퍼 층은 기판의 격자 매개변수와는 다른 격자 매개변수를 갖는다. 상기 버퍼 층의 성장은 임계 두께 보다 큰 두께로 생성된다. 상기 버퍼 층은 이탈의 발생을 통해 이완되고, 스트레인 받지 않은 격자 매개변수들을 회복한다. 원하는 활성 층의 성장은 본래 기판의 격자 매개 변수와 다른 격자 매개변수의 버퍼 층 위에서 구현된다. 이 기술의 첫 번째 어려운 점은 버퍼 층에서 전체적이지 않는 이탈의 제한으로부터 발생한다는 점이고, 따라서 상기 활성 층에서 항상 이탈이 발생함으로써 격자의 특성을 저하시키게 한다. 두 번째 어려운 점은 버프 층의 표면이 거칠어진다는 점으로서 상기 활성 층의 예상되는 특성을 저하시킬 수 있다.
종전 기술은 또한 문서 JP 2000 0091 627을 통해 발광 장치를 제조하는 기술을 설명하고 있으며, 이는 미세한 알갱이를 갖는 다중결정체의 증착을 하고 뒤이어 고온 처리가 되는 기술을 설명하고 있다. 이러한 어닐링(annealing)은 알갱이 크기를 증가시키는 원자 재배열을 가능하게 한다. 그러나, 이 기술은 균질한 재구성을 보장하지 못하고, 기판의 격자와 동일한 크기의 어떤 층의 에피택셜 성장을 이루지 못한다.
현재까지 알려진 서로 다른 기술들은 실제로 만족스럽지 않다. 기판의 격자와 동일한 크기의 어떤 층이 에피택셜 성장을 하는 기술을 이용할 수 있는 필요성이 분명히 있다.
본 출원인은 두 개 이상의 화학적 성분을 갖는 혼합물의 격자와 동일한 크기의 에피탁시를 가능하게 하기 위하여 기판의 격자 매개변수를 변경하는 기술을 이용할 수 있는 필요성을 제시하였다. 이러한 필요성을 충족하기 위하여, 본 출원인은 기판의 지지대 위에 스트레인이 직접적으로 혹은 간접적으로 형성되건 또는 형성되지 않던 간에 박층의 격자 매개변수를 변경하는 기술을 제시한다. 특히, 이 기술은 격자 매개변수가 변경되도록 할 뿐 아니라, 지지대의 표면에 증착된 박층의 다른 특성들이 마이크로일렉트로닉스, 나노일렉트로닉스, 또는 마이크로테크놀로지, 나노테크놀로지 분야에 사용될 수 있게 한다.
본 발명의 목적은 박층의 특성을 변경하는 프로세스에 관한 것이다. 상기 프로세스는
- 특정 상부 표면을 갖는 나노 구조 지지대 위에 하나 이상의 박층을 형성하고, 그리고
- 상기 박층의 상응하는 변형에 따라 박층의 특성을 변경하기 위해, 상기 박층의 평면에서의 변형을 일으키는 상기 지지대에서의 내부 스트레인을 생성함으로써 나노 구조 지지대를 처리하는
단계들로 구성된다.
본 발명은 지지대의 표면에 형성된 하나 이상의 박층을 포함하는 기판을 생성하는 분야에 관한 것으로, 이 기판은 마이크로일렉트로닉스, 나노일렉트로닉스, 혹은 일반적 의미에서 마이크로테크놀로지, 나노테크놀로지 분야에서 사용된다.
도 1은 본 발명에 따라 상기 프로세스에 적용된 기판을 도시하고 있다.
도 2a-2d는 에피택셜 성장에 따른 박층을 포함하는 기판의 제 1 실시예의 서로 다른 상을 도시하고 있다.
도 3, 3a, 4a, 5a는 본 발명에 따르는 프로세스를 이용한 기판의 제 1 실시예의 서로 다른 상을 도시하고 있다.
도 3b 및 4b는 본 발명에 따른 프로세스를 이용하여 기판의 제 2 실시예의 서로 다른 상을 도시하고 있다.
도 6a, 6b, 6c는 압전 재료에 사용된 본 발명의 프로세스의 서로 다른 특징적 상을 도시하고 있다.
선호되는 실시예에 따라, 상기 프로세스는 나노 구조체의 팽창이나 수축에 따른 변형을 보장하기 위해 특정 상부 표면을 갖는 나노 구조 지지대를 화학적으로 처리하는 것으로 이루어진다.
본 발명의 특징에 따라, 상기 프로세스는 금속, 반도체, 또는 유전체 재료를 바탕으로한 다양한 나노 구조체들로부터 특정 상부 표면을 갖는 나노 구조 지지대를 선택하는 것으로 이루어진다.
선호되는 실시예에 따라, 특정 상부 표면을 갖는 나노 구조 지지대의 처리 후, 상기 프로세스는 결정 재료의 박층의 에피택셜 성장으로 이루어진다.
특정 상부 표면을 갖는 나노 구조 지치에의 처리 후, 상기 프로세스는 박층 위의 에피택셜 성장에 의해 형성될 결정 재료의 격자 매개변수에 상응하는 격자 매개변수를 가질 수 있는 박층을 선택하는 것으로 이루어지는 것이 선호된다.
상기 프로세스는 특정 상부 표면을 갖는 나노 구조 지지대 위에 이미 응력을 받은 또는 응력을 받지 않은 박층을 형성하는 것으로 이루어지는 것이 선호된다.
다른 실시예에 따라, 상기 프로세스는 특정 상부 표면을 갖는 나노 구조 지지대 위에 상기 박층과 상기 특정 상부 표면을 갖는 나노 구조 지지대 사이에 하나 이상의 중간 층으로 이루어진다.
상기 프로세스는 상기 박층위에 반도체, 자기 재료, 초전도체 중에서 선택된 결정 재료의 에피택셜 성장을 형성하는 것으로 이루어지는 것이 선호된다.
상기 프로세스는 상기 특정 상부 표면을 갖는 나노 구조 지지대 위에 압전 특성을 갖는 재료로 만들어진 박층을 형성하는 것으로 이루어지는 것이 선호된다.
다른 실시예에 따라, 상기 프로세스는 압전 부분이 나타나도록 상기 박층 위에 리소그래픽 동작을 실행하는 것으로 이루어진다.
또 다른 실시예에 따라, 상기 프로세스는 상기 박층의 레벨에 전하가 발생하도록 상기 특정 상부 표면을 갖는 나노 구조 지지대를 변형시키는 것으로 이루어진다.
본 발명의 또 다른 목적은 마이크로일렉트로닉스, 나노일렉트로닉스, 혹은 마이크로테크놀로지, 나노테크놀로지용 기판을 제공하는 것이며, 이때 상기 기판은 특정 상부 표면을 갖는 나노 구조 지지대에 의해 형성되고, 후속 처리에 의해 변형되며, 기판의 표면은 상기 지지대에 따라 변형된 하나 이상의 박층이다.
상기 기판은 결정 반도체, 자기 재료 혹은 초전도체의 에피택셜 층(상기 박층위에 형성됨)을 포함하는 것이 선호된다.
상기 기판은 압전 재료로 이루어진 박층을 포함하는 것이 선호된다.
본 발명의 또 다른 목적은 광전 소자를 제작하도록 기판을 응용하는 것에 초점을 둔다.
본 발명의 또 다른 목적은 전자 부품을 제작하도록 기판을 응용하는 것에 초점을 둔다.
도 1에서와 같이, 본 발명의 목적은 지지대(2)의 평면 표면에 형성된 박층(1)의 특성을 변화시키는 프로세스에 관한 것으로, 마이크로일렉트로닉스, 나노일렉트로닉스 또는 마이크로테코놀로지, 나노테크놀로지 분야에서의 사용되는 기판(3)을 형성하게 된다.
본 발명에 따르는 프로세스는 특정 상부 표면을 나타내는 나노 구조 지지대(2)를 취하는 단계로 구성되며, 이때 상기 지지대는 서로 연결된 다양한 구조 형태의 나노결정체 및/또는 나노입자로 구성된 하나 이상의 층을 포함하고 있으며, 상기 나노결정체 및/또는 나노입자의 적어도 한 치수는 1,000㎚ 이하이고, 상기 각 나노결정체 및/또는 나노입자의 표면들의 합은 상기 층이 차지하고 있는 평면 표면보다 크다. 본 발명에 따른 상기 나노 구조체(2)를 구성하는데 다양한 나노 구조 재료들이 사용될 수 있으며, 그 예로는
- 금속 또는 반-금속의 특정 상부 표면을 갖는 나노 구조체,
- 가령, 다공성 실리콘 또는 타입 Ⅳ, Ⅳ-Ⅳ, Ⅲ-Ⅴ, Ⅱ-Ⅵ 등의 반도체 나노 구조체와 같은 특정 상부 표면을 갖는 반도체 나노 구조체, 또는
- TiO2(anatase, rutile), Al2O3, ZnO 등의 특정 상부 표면을 갖는 나노 구조의 유전체 재료들
이 있다.
본 발명에 따른 프로세스의 목적은 상기 나노구조 지지대(2)의 평면 표면에 하나 이상의 스트레인 박층(1)을 형성하는 것이다. 상기 스트레인 박층(1)은 가령, 분자 접착 수단을 이용한 접착 수단에 의하여 상기 나노 구조 지지대(2)에 직접 혹은 간접적으로 부착되어지거나, 또는 어떤 방법에 의해 증착되거나, 또는 상기 나노 구조 지지대(2)로부터 만들어진다.
상기 박층은 기판(3)에 적용되는 재료 가령, 금속, 유전체, 반도체, 또는 폴리머 등과 같은 재료로 만들어진다.
본 발명에 따른 프로세스의 목적은 상기 구조체 내에 내부 응력을 발생하도록 상기 나노 구조 지지대(2)를 처리하고, 따라서 상기 박층(1)의 평면에 변형을야기함으로써 박층의 특성을 변화시키게 된다. 상기 나노 구조 지지대(2)는 부피가 변하도록 즉, 팽창되거나 수축하도록 처리됨으로써, 상기 나노 구조 지지대(2)와 상기 박층(1) 사이의 인터페이스가 상기 나노 구조 지지대(2)와 동일한 변형을 겪게 된다. 상기 박층(1)은 따라서 팽팽해지거나 압축된다.
상기 처리에 의해 나노 구조 지지대(2)에서 생성된 내부 스트레인은 나노 구조 지지대(2)의 매크로스코픽(macroscopic) 변형을 야기하는 나노메트릭(nanometric) 스케일의 나노결정체 및/또는 나노입자의 변형에 의하여 부분적으로 또는 완전히 이완된다.
상기의 내부 스트레인을 생성하는데 이용될 수 있는 다수의 수단은 독립적으로 또는 결합하여 사용될 수 있다. 이러한 수단들 중 하나는 상기 나노결정체 및/또는 나노 입자들의 물리화학적 특성을 변경하는 것으로 구성된다. 예에서와 같이, 나노 결정체의 화학적 특성을 변경하게 되면, 나노 결정체를 형성하는 원자들의 원자간 평균 거리가 바뀌게 된다. 이러한 화학적 특성의 변화는 상기 나노 결정체의 변형에 의해 이완하는 나노메트릭 스케일의 내부 스트레인에 의하여 이루어지며, 동시에 상기 나노 구조 지지대의 매크로스코픽 변형을 야기한다. 다른 수단은 삽입 물질(가령, 증기 상태의 증착과정 동안)을 삽입함으로써 상기 나노결정체들 사이의 공간을 채우는 것으로 구성된다. 상기 추가되는 물질에는 변형되는 나노결정체들이 포함된다. 이러한 기술의 장점 중 하나는 나노결정체들 사이에 이루어진 증착물의 특성을 선택함으로써 상기 지지대의 전체 열 팽창 계수를 변경을 촉진하는 것으로서, 에픽택시 층의 특성에 상응하는 열 팽창 계수를 가지도록 한다. 이러한 변형을얻기 위하여 상기 나노 구조 지지대(2)의 처리 과정은 가령, 적절한 화학적 수단에 의하여 이루어진다.
본 발명에 따른 프로세스는 팽창 또는 수축 효과를 사용하여 상기 나노 구조 지지대(2)의 부피를 변화를 돕게 되고, 따라서 상기 지지대와의 인터페이스에서 상기 박층(1)의 팽창이나 수축과 같은 상응하는 변형을 보장하도록 한다. 이러한 프로세스는 상기 박층(1)의 특성들을 변화시키는데, 가령 물리적 또는 형태적 특성(두께, 격자 매개변수의 변화 등), 전기적 특성(반도체에서 가전도대 축퇴의 발생, 압전 층에 대한 전하의 출현, 유전체 상수의 변화, 규소에서 전자 및 홀 유동성에서의 변화와 같은 전기적 이동 특성의 변화), 자기적 특성(강자성체에 대한 결정체 대칭의 변화에 따른 히스테리시스 사이클에서의 변화) 또는 광학적 특성(광자의 흡수 에너지 변화, 반사율 등) 등을 변화시킨다.
본 발명에 따른 프로세스는 크기 제한을 없지만 소자들의 집합적 제조를 위한 나노테크놀로지나 마이크로테크놀로지에 적합한 기판(3)을 생성한다. 이는 제조 원가를 절감하게 되는 장점을 또한 갖고 있다.
도 2a-2d는 본 발명에 따른 프로세스에 의해 생산되고 완전 혹은 준-완전 격자에 적합한 에피택셜 층의 성장을 가능하게 하는 기판(3)의 제 1 실시예를 도시하고 있다.
도 2a는 결정체 구조의 나노메트릭 다공성을 가능하게 하는 프로세스에 의해서 혹은 지지대의 표면에 나노 구조 층의 성장을 가능하게 하는 프로세스에 의해서 부분적으로 나노 구조를 갖는 지지대(2)를 도시하고 있다. 상기 나노 구조의 지지대(2)는 나노 구조 층(22) 및 비-나노 구조 층(21)을 부분적으로 포함하고 있다. 물론, 상기 층(21)은 서로 다른 화학적 특성의 연속된 층들로 구성될 수 있다. 상기 층(21)은 변형 작용 이전에 상기 층(22)은에 대하여 변형될 수 있다. 비슷하게, 본 발명의 목적은 완전한 나노 구조의 지지대(2)와 함께 구현될 수 있다.
도시된 예에서, 상기 나노 구조 지지대(2)는 단결정 실리콘 층(21) 및 나노 구조의 다공성 실리콘 층(22)을 포함한다. 도 2b에서와 같이, 박층(1)은 상기 지지대 위에, 즉 나노 구조의 다공성 실리콘 층(22) 위에 형성된다. 상기 박층(1)은 InP(indium phosphorous)에 의해 구성되고 그리고 분자 제트(molecular jets) 등에 의한 에피택시를 통해 형성된다.
도 2c에서, 상기 지지대(2)는 가령 산화, 수소 첨가와 같은 화학적 처리를 받게 되고, 따라서 상기 나노 구조 지지대(2)에서 스트레인 상태가 크게 변화되게 함으로써 나노 구조체의 팽창이나 수축을 유발한다. 이러한 나노 구조 지지대(2)의 팽창이나 수축은 상기 나노 구조 지지대(2)와의 인터페이스에서 상기 박층(1)의 상응하는 팽창이나 수축을 유발한다. 나노 구조 지지대(2)의 수축 또는 팽창은 상기 인터페이스의 평면에서 상기 박층(1)의 격자 매개변수를 각각 감소시키거나 또는 증가시킨다.
본 발명에 따른 프로세스는 가령, 변형된 박층(1)의 자유 표면 상에서 완전한 격자의 에피택시(4) 성장을 진행하는 과정으로 이루어진다. 예를 들어, 인듐갈륨비소(InGaAs) 층의 에피택시는 변형된 InP의 박층 위에서 이루어질 수 있다.
도 3, 3b 및 4b는 본 발명에 따른 프로세스를 구현한 기판의 또 다른 실시예를 도시하고 있으며, 상기 프로세스는 박층을 갖는 나노 구조 지지대의 조립 단계를 없애는 것에 초점을 두었다. 도 3에서, 상기 지지대(2)는 결정 구조 부분의 나노메트릭 다공성화를 가능하게 하는 프로세스에 의해서 또는 나노 구조 층의 성장을 가능하게 하는 프로세스에 의해서 부분적으로 나노 구조화된다. 상기 지지대(2)는 비-나노 구조 층(21) 및 나노 구조 층(22)을 포함한다. 상기 층(21)은 상기 변형 작용 이전에 상기 층(22)에 대하여 스트레인될 수 있다. 상기 층들(21및 22)은 서로 다른 화학적 특성을 갖거나 혹은 그렇지 않을 수 있다. 예를 들어, 상기 지지대(2)는 단결정 실리콘 게르마늄(SiXGe1-X) 층(21) 및 나노 구조 실리콘 층(22)을 포함한다. 단결정(SiXGe1-X) 층(21)은 상기 박층(1)을 구성하기 위해 두께가 조절된다. 도 3b에서, 나노 구조 지지대는 단결정(SiXGe1-X) 박층(1)의 상응하는 변형을 보장하도록 처리된다. 앞서 설명된 바와 같이, 상기 변형 작용에서는 도 4b에 도시된 바와 같이 격자와 일치하는 갈륨비소(GaAs)와 같은 단결정질의 에피택시 작용(4)을 구현한 상기 인터페이스의 평면에서 단결정(SiXGe1-X)의 박층(1)의 격자 매개변수가 변화한다.
도 3a-5a는 도 3에 설명된 나노 구조 지지대(2)로부터 본 발명에 따른 프로세스를 실행하는 또 다른 실시예를 도시하고 있으며, 또한 상기 나노 구조 지지대(2)의 단결정 실리콘의 하나 이상의 중간 층(21) 위에 상기 박층(1)을 형성하는 것을 목적으로 한다. 상기 중간 층(21)의 두께를 선택하는 기준은 상기 박층(1)에 있어서와 동일하다. 박층(1)(가령, InP)은 단결정 실리콘의 상기 중간 층(21) 위에 형성된다. 도 4a에서, 상기 지지대(2)는 InP의 상기 박층(1)의 격자 매개변수의 변경을 가능하게 하는 변형을 위해 처리된다. 물론, 실리콘 단결정 층(21)의 격자 매개변수 또한 바뀌게 된다. 도 5a에서, 인듐갈륨비소(InGaAs)와 같은 결정 물질의 에피택시(4)는 InP의 박층(1) 상에 이루어질 수 있다. 이는 만일 상기 박층(1)이 다공성 나노구조 실리콘(22) 층에서보다 단결정 실리콘(21) 층에서 더욱 쉽게 형성될 경우에 이용될 수 있다. 일반적으로, 나노 구조 지지대(2)가 부분적으로 나노 구조화되는 경우, 상기 층(22)은 지지대의 나노 구조 부분을 나타내고, 상기 층(21)은 비-나노 구조 부분을 나타낸다.
앞서 설명한 바와 같이, 상기 박층(1)은, 상기 나노 구조 지지대(2)의 처리 후, 상기 박층(1) 위에서의 에피택셜 성장에 의해 형성될 결정 물질의 격자 매개변수에 상응하는 격자 매개 변수를 갖도록 선택된다. 상기 박층(1)은 이미 스트레인된 형태로 혹은 그렇지 않은 형태로 상기 나노 구조 지지대(2) 상에 형성되거나 만들어질 수 있다. 또한 상기 박층(1)은 이미 나노 구조화되었거나 혹은 아직 나노 구조화되지 않은 지지대(2) 위에 형성되거나 만들어진다.
상기 박층(1)은
- 상기 박층(1)은 변형 후, 기판(나노 구조화된 지지대 및 박층)의 과도한 굽어짐을 방지하기 위한 나노 구조 지지대(2)보다 충분히 가는 두께가 되어야 하고,
- 상기 박층(1)은 구조적 결함에 의해 변형이 생성됨으로써 탄성을 유지할 수 있도록 충분히 가는 두께가 되어야 하는
두 가지 기준의 함수로 결정된 두께를 갖는다.
일반적으로, 상기 박층의 특성은 변형 후 예상되는 변경된 물리적 특성에 대하여 선택될 것이다. 헤테로에피탁시의 특별한 경우, 상기 박층(1)을 구성하는 물질은 그 격자 매개변수들이 서로 가장 가까워질 수 있도록 에피탁시 처리되어야 하는 물질의 함수로서 선택될 것이다. 예를 들어, 상기 박층(1)은 박층(1) 위에 폴리머 또는 아래의 물질들로부터 선택된 결정 물질의 에피택셜 성장을 증착할 수 있다.
● 아래와 같은 반도체
- 4-4족 : Si, Ge, SixGe1-x, SiC, SixGeyC1-x-y
- 3-5족 : GaxAl1-xAs, GaxIn1-xAs, AlxIn1-xAs,
GaxIn1-xAsyP1-y, GaxAl1-xP, GaxAl1-xN, GaxIn1-xN, GaxIn1-xSb,
GaxAl1-xSb, (GaxIn1-x)1-yTlyAs, (GaxIn1-x)1-yTlyP,
- 2-4족 : ZnxCd1-xTeySe1-y, CdxHg1-xTe
● YbaCuO와 같은 초전도체
● 아래와 같은 자기 재료
- 철, 코발트, 니켈, 및 이들의 합금 및 일부 희귀한 토양과 같은 강자성체
- 상자성체 재료
앞서 설명한 바와 같이, 본 발명의 목적은 나노 구조 지지대(2) 위에 이미 형성되어 있는 박층(1)의 특성들이 변화될 수 있도록 하는 프로세스에 관한 것이다.
상기 프로세스는 후속 처리 과정에 의해 변형되고 상기 지지대 표면에는 지지대에 따라 변형된 하나 이상의 박층(1)이 형성되어지는 나노 구조 지지대(2)를 포함하는 기판을 생성한다. 상기 기판은 상기 박층(1)을 형성하는 어떤 물질의 박층을 포함하게 된다. 상기 기판의 적용예는 상기 박층(1)의 변형에 의하여 변화된 특성들을 나타내도록 전자 소자들을 구현한다. 이러한 기판의 또 다른 적용예는 구조의 변형에 따라 박층의 광학적 특성들이 변화될 가능성을 이용하여 광전자 소자를 만드는 것이다.
도 6a-6c는 박층의 압전 특성이 사용될 수 있도록 본 발명에 따른 프로세스를 응용한 또 다른 실시예를 도시하고 있다.
상기 응용예에 따라, 상기 프로세스는 압전 특성을 갖는 물질로 이루어진 하나 이상의 박층(1)을 나노 구조 지지대(2) 상에 형성하는 것으로 구성된다. 이후 도 6b에서와 같이, 압전 부분(z)이 남도록 상기 박층(1) 위에 리소그래픽 작용이이루어진다. 서로 다른 형태의 리소그래픽 작용 가령, 광학, 전자, 혹은 X 레이 등이 이용될 것이다.
앞서 설명된 바와 같은 변형을 보장하기 위하여 상기 나노 구조 지지대(2)를 처리함으로써 그에 상응하는 박층(1)의 변형이 이루어지며, 도 6c에서와 같이 상기 박층의 레벨에서, 특히 압전 부분(3)의 레벨에서 전하가 발생한다. 나노 구조의 다공성 지지대(2)의 처리 작용이 변형을 야기한 후, 상기 리소그래픽 작용은 실행될 것이다.
본 발명에 따른 프로세스는 도한 마이크로테크놀로지 또는 나노테크놀로지용기판을 생성한다. 이러한 방식으로, 상기 나노 구조 지지대 상에 형성된 상기 박층(1)이 압전 물질로 이루어진 경우, 제어된 형태의 소자들은 압전 특성들을 이용하여 획득될 수 있다.

Claims (16)

  1. 마이크로일렉트로닉스, 나노일렉트로닉스, 혹은 마이크로테크놀로지, 나노테크놀로지 분야에 사용되는 기판(3)을 형성하는 지지대(2)의 표면에 형성된 박층(1)의 특성을 변경하기 위한 프로세스에 있어서, 상기 프로세스는
    - 특정 상부 표면을 갖는 나노 구조 지지대(2) 위에 하나 이상의 박층(1)을 형성하고, 그리고
    - 상기 박층의 상응하는 변형에 따라 박층의 특성을 변경하기 위해, 상기 박층의 평면에서의 변형을 일으키는 상기 지지대에서의 내부 스트레인을 생성하도록 특정 상부 표면을 갖는 나노 구조 지지대(2)를 처리하는
    단계들을 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  2. 제 1 항에 있어서, 나노 구조체의 팽창이나 수축에 상응하는 변형을 보장하도록 특정 상부 표면을 갖는 나노 구조 지지대(2)를 화학적으로 처리하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  3. 제 1 항에 있어서, 금속, 반도체 또는 유전체 재료를 바탕으로 한 다양한 나노 구조체들 가운데에서 특정 상부 표면을 갖는 나노 구조 지지대(2)를 선택하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  4. 제 1 항 또는 제 2 항에 있어서, 특정 상부 표면을 갖는 나노 구조 지지대(2)의 처리 후, 상기 박층 위의 결정질의 에피택셜 성장을 실행하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  5. 제 4 항에 있어서, 특정 상부 표면을 갖는 나노 구조 지지대(2)의 처리 후, 상기 박층(1)에서의 에피택셜 성장에 의해 형성될 상기 결정질의 격자 매개변수에 상응하는 격자 매개변수를 가질 수 있는 박층을 선택하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  6. 제 5 항에 있어서, 특정 상부 표면(2)을 갖는 나노 구조 지지대 위에 응력을 받거나 혹은 응력을 받지 않은 박층(1)을 형성하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  7. 제 1 항에 있어서, 상기 박층(1)과 상기 특정 상부 표면을 갖는 나노 구조 지지대(2) 사이의 하나 이상의 중간 층을 특정 상부 표면을 갖는 상기 나노 구조 지지대(2) 위에 형성하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  8. 제 4 항 또는 제 5 항 또는 제 7 항 중 어느 한 항에 있어서, 반도체 또는 초전도체 재료들로부터 선택된 결정질의 에피택셜 성장을 상기 박층 위에 형성하는단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 압전 특성을 갖는 물질로 만들어진 박층을 특정 상부 표면을 갖는 상기 나노 구조 지지대(2) 위에 형성하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  10. 제 9 항에 있어서, 압전 부분(z)을 드러내도록 상기 박층(1) 위에 리소그래픽 작용을 실행하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 박층 레벨에서 전하가 발생하도록 특정 상부 표면을 갖는 나노 구조 지지대(2)를 변형하는 단계를 포함하는 것을 특징으로 하는 박층의 특성 변경 프로세스.
  12. 마이크로일렉트로닉스, 나노일렉트로닉스, 혹은 마이크로테크놀로지, 나노테크놀로지용 기판에 있어서, 상기 기판은
    특정 상부 표면을 갖는 나노 구조 지지대(2)에 의해 형성되고 후속 처리에 의해 변형되며 그리고 기판의 표면에서는 상기 지지대에 따라 변형된 하나 이상의 박층이 형성되는 것을 특징으로 하는 기판.
  13. 제 12 항에 있어서, 상기 박층(1) 위에 형성되어지는 반도체 또는 초전도체 결정질의 에피택셜 층을 포함하는 것을 특징으로 하는 기판.
  14. 제 12 항에 있어서, 상기 박층(1)은 압전 물질로 만들어지는 것을 특징으로 하는 기판.
  15. 제 12 항에 따른 상기 기판을 이용하여 광전 소자를 제작하는 것을 특징으로 하는 기판 이용 방법.
  16. 제 12 항에 따른 상기 기판을 이용하여 전자 부품을 제작하는 것을 특징으로 하는 기판 이용 방법.
KR1020047017951A 2002-05-07 2003-05-07 박막의 특성을 변화시키는 방법 및 상기 방법을 구현한 기판 KR100855784B1 (ko)

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