KR20050001692A - Method for fabricating flash memory device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 게이트 폴리 사이에서의 보이드 형성을 차단함으로써 플래시 메모리 소자의 생산성 향상 및 신뢰도를 증진시키는데 적합한 플래시 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a flash memory device suitable for improving productivity and reliability of a flash memory device by blocking void formation between gate poly.
잘 알려진 바와 같이, 플래시 메모리 소자의 사용이 확산 및 범용화 되어감에 따라 로직 제품에 플래시 메모리 소자를 내장하는 추세가 증가하고 있는데, 플래시 메모리 소자를 로직에 내장하기 위해서는 공정 상의 여러 가지 제한 요소가 존재한다. 일 예로서, 로직 디바이스를 위한 공정의 변화 없이 플래시 메모리 셀을 제작하기 위한 공정이 필요하다.As is well known, as the use of flash memory devices has proliferated and generalized, the trend of embedding flash memory devices in logic products is increasing. There are a number of process limitations in embedding flash memory devices in logic. do. As one example, there is a need for a process for fabricating flash memory cells without changing the process for logic devices.
한편, 반도체의 가격 경쟁이 심화됨에 따라 셀 사이즈의 감소를 위한 기술 개발이 도처에서 진행되고 있으며, 셀의 크기를 줄이기 위하여 게이트 폴리 간의 간격을 감소시키는 것이 필수적으로 대두되고 있는 실정이다.Meanwhile, as the price competition of semiconductors intensifies, technology development for reducing the cell size is in progress everywhere, and in order to reduce the cell size, it is essential to reduce the gap between the gate polys.
다른 한편, 플래시 메모리의 경우, 기판 상에 게이트 폴리를 형성하고, 질화막 등으로 된 스페이서를 형성한 후에 이온 주입 공정을 통해 소오스/드레인을 형성하며, 다시 기판의 전면에 층간 절연막(예를 들면, BPSG)을 증착하는 방식으로 제조한다.On the other hand, in the case of a flash memory, a gate poly is formed on a substrate, a spacer made of a nitride film or the like is formed, and then a source / drain is formed through an ion implantation process, and an interlayer insulating film (eg, BPSG) is prepared by depositing.
이때, 단순히 증착만 하는 경우에는 BPSG의 특성상 게이트 폴리 사이에 보이드가 발생하게 된다. 따라서, 보이드 형성의 방지를 위해 일반 메모리 소자에서는 층간 절연막을 고온, 즉 800℃ 이상의 고온에서 열처리를 하고 있다.In this case, in the case of simply depositing, voids are generated between the gate polys due to the characteristics of the BPSG. Therefore, in order to prevent void formation, the interlayer insulating film is heat-treated at a high temperature, that is, a high temperature of 800 ° C. or higher.
한편 로직 제품을 제조하는 경우에는 주변회로의 특성을 향상시키기 위하여 얇은 소자분리영역을 도입한 트랜지스터를 형성하는데, 이를 위해서는 열처리 온도가 제한되기 때문에 대략 700℃ 정도의 온도에서 열처리를 하게 된다.In the case of manufacturing a logic product, a transistor having a thin device isolation region is formed in order to improve characteristics of a peripheral circuit. To this end, heat treatment is performed at a temperature of about 700 ° C. because the heat treatment temperature is limited.
따라서, 종래의 방법에 따라 주변회로의 특성 향상을 위해 대략 700℃ 정도의 온도에서 층간 절연막을 열처리하는 경우, 게이트 폴리 사이에 보이드가 형성된다는 문제가 있으며, 이러한 문제는 결국 플래시 메모리 소자의 생산성 및 신뢰도를 저하시키는 주요한 요인으로 작용하고 있는 실정이다.Therefore, when the interlayer insulating film is heat treated at a temperature of about 700 ° C. to improve the characteristics of the peripheral circuit according to the conventional method, there is a problem that voids are formed between the gate polys. It is a situation that acts as a major factor to lower the reliability.
본 발명의 발명자는 종래 방법에 따라 700℃ 정도에서 층간 절연막을 열처리하는 방식으로 플래시 메모리 소자를 제조할 때 게이트 폴리 사이에서 보이드가 형성되는 지의 여부에 대한 실험을 실시하였으며, 그 실험 결과는 도 5 내지 도 7에 도시된 바와 같다.The inventors of the present invention conducted an experiment on whether voids are formed between gate poly when a flash memory device is manufactured by heat-treating an interlayer insulating film at about 700 ° C. according to a conventional method. To as shown in FIG. 7.
즉, 도 5는 종래 방법에 따라 플래시 메모리 소자를 제조했을 때 게이트 폴리간의 간격이 0.54㎛에서 보이드가 발생한 결과를 단층 촬영한 사진이고, 도 6은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 비트라인 방향에서의 단층 촬영 사진이며, 도 7은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 워드라인 방향에서의 단층 촬영 사진이다.That is, FIG. 5 is a tomography photograph of a result of voids occurring when the distance between gate polys is 0.54 μm when a flash memory device is manufactured according to a conventional method, and FIG. 6 is a tungsten plug according to the voids formed in the photo of FIG. 5. Is a tomography photograph in the bit line direction showing a phenomenon in which a gap between adjacent cells is embedded, and FIG. 7 is a word illustrating a phenomenon in which a tungsten plug is buried according to a void formed in the photo of FIG. It is a tomography photograph in the line direction.
도 5에 있어서, 참조번호 502는 게이트 폴리를, 504는 게이트 폴리간의 간격을, 506은 층간 절연막을, 508은 보이드를 각각 나타내고, 도 6에 있어서, 참조번호 602는 텅스턴 플러그를, 604는 보이드 내의 텅스턴 매립을 각각 나타내며, 도 7에 있어서, 참조번호 702는 보이드 내의 텅스턴 매립을 나타낸다.In Fig. 5, reference numeral 502 denotes a gate poly, 504 denotes an interval between gate polys, 506 denotes an interlayer insulating film, 508 denotes a void, and in FIG. 6, reference numeral 602 denotes a tungsten plug and 604 denotes a gate poly. Tungsten embedding in the voids is shown respectively, and in FIG. 7, reference numeral 702 denotes tungsten embedding in the voids.
도 5 내지 도 7로부터 명백한 바와 같이, 종래 방법에 따라 플래시 메모리 소자를 제조할 경우 게이트 폴리 사이에 보이드가 형성됨을 분명하게 알 수 있으며, 이러한 보이드의 형성은 결국 플래시 메모리 소자의 생산성 및 신뢰도를 저하시키게 됨을 알 수 있다.As is apparent from FIGS. 5 to 7, it can be clearly seen that voids are formed between the gate poly when the flash memory device is manufactured according to the conventional method, and the formation of such voids lowers the productivity and reliability of the flash memory device. It can be seen that.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 보이드 생성 억제를 위한 보조 스페이서를 이용함으로써, 플래시 메모리 소자의 생산성 및 신뢰도를 증진시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, and to provide a method of manufacturing a flash memory device that can improve the productivity and reliability of the flash memory device by using an auxiliary spacer for suppressing void generation. There is a purpose.
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트 및 컨트롤 게이트로 된 게이트 폴리, 스페이서 및 소오스/드레인을 갖는 플래시 메모리 소자를 제조하는 방법에 있어서, 웨이퍼 상의 소정 영역에 상기 게이트 폴리, 스페이서 및 소오스/드레인을 형성하는 과정과, 상기 스페이서의 측벽에 소정 두께의 보조 스페이서 물질을 형성하는 과정과, 상기 보조 스페이서 물질의 일부를 식각하여 상기 스페이서의 측벽에 임의의 경사각을 갖는 보조 스페이서를 형성하는 과정과, 상기 보조 스페이서가 형성된 상기 웨이퍼의 전면에 후막의 층간 절연막을 형성하는 과정과,상기 층간 절연막의 일부를 선택적으로 제거하여 상기 소오스/드레인에 전기적으로 접속되는 콘택을 형성하는 과정을 포함하는 플래시 메모리 소자의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a flash memory device having a gate poly, a spacer, and a source / drain of floating gates and control gates, wherein the gate poly, spacer and source / Forming a drain, forming an auxiliary spacer material having a predetermined thickness on the sidewall of the spacer, etching a portion of the auxiliary spacer material to form an auxiliary spacer having an inclination angle on the sidewall of the spacer, and And forming a thick interlayer insulating film on the entire surface of the wafer on which the auxiliary spacers are formed, and selectively removing a portion of the interlayer insulating film to form a contact electrically connected to the source / drain. Provided is a method of manufacturing a device.
도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 플래시 메모리 소자를 제조하는 과정을 도시한 공정 순서도,1A to 1D are process flowcharts illustrating a process of manufacturing a flash memory device according to an exemplary embodiment of the present invention;
도 2는 본 발명에 따라 보조 스페이서 물질을 1500Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진,FIG. 2 is a tomography photograph of a result of depositing an interlayer insulating film after forming an auxiliary spacer for suppressing generation of voids by forming an auxiliary spacer material to a thickness of 1500 에 according to the present invention;
도 3은 본 발명에 따라 보조 스페이서 물질을 2000Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진,FIG. 3 is a tomography photograph of the result of depositing an interlayer insulating film after forming an auxiliary spacer for suppressing generation of voids by forming an auxiliary spacer material at a thickness of 2000 microns according to the present invention;
도 4는 본 발명에 따라 보조 스페이서를 이용하여 플래시 메모리 소자를 제조할 때 게이트 폴리간의 간격이 0.48㎛인 경우에 보이드가 발생하지 않음을 보여주는 사진,4 is a photograph showing that voids do not occur when a distance between gate polys is 0.48 μm when a flash memory device is manufactured using an auxiliary spacer according to the present invention;
도 5는 종래 방법에 따라 플래시 메모리 소자를 제조할 때 게이트 폴리간의 간격이 0.54㎛에서 보이드가 발생한 결과를 단층 촬영한 사진,FIG. 5 is a tomography photograph of a result of voids occurring at a distance of 0.54 μm between gate polys when manufacturing a flash memory device according to a conventional method; FIG.
도 6은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 비트라인 방향에서의 단층 촬영 사진,FIG. 6 is a tomography photograph in a bit line direction in which a tungsten plug is buried according to a void formed in the photo of FIG.
도 7은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 워드라인 방향에서의 단층 촬영 사진.FIG. 7 is a tomography photograph in a word line direction illustrating a phenomenon in which a tungsten plug is buried and a cell is shorted between neighboring cells according to the void formed in the photo of FIG. 5.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 핵심 기술요지는, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후 층간 절연막을 증착하여 게이트 폴리 사이에서 얇은 소자분리영역이 도입 가능한 온도 범위(대략 700℃ 정도)에서 열처리를 수행하여 플래시 메모리 소자를 제조하는 전술한 종래 기술과는 달리, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후에 다시 스페이서 주변에 보조 스페이서를 형성하며, 그 이후에 층간 절연막을 증착하여 얇은 소자분리영역이 도입 가능한 온도 범위(대략 700℃ 정도)에서 열처리를 수행하는 방식으로 플래시 메모리 소자를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.The core technology of the present invention is to form a gate poly, a spacer and a source / drain, and then deposit an interlayer insulating film to perform heat treatment in a temperature range (about 700 ° C.) in which a thin device isolation region can be introduced between the gate polys. Unlike the above-described conventional technology for manufacturing a memory device, after forming the gate poly, the spacer, and the source / drain, an auxiliary spacer is formed around the spacer, and then an interlayer insulating film is deposited to form a thin device isolation region. By manufacturing a flash memory device in such a manner that heat treatment is performed in a temperature range (about 700 ° C.), it is easy to achieve the object of the present invention through such technical means.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 플래시 메모리 소자를제조하는 과정을 도시한 공정 순서도이다.1A to 1D are process flowcharts illustrating a process of manufacturing a flash memory device according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 먼저, 증착 공정, 패터닝 공정, 세정 공정 등을 순차적 또는 선택적으로 수행함으로써, N웰(104)과 P웰(106)이 형성된 웨이퍼(102)상의 소정 부분에 게이트 산화막(108), 플로팅 게이트(110), 유전체막(112) 및 컨트롤 게이트(114)로 된 게이트 폴리와 스페이서(116) 및 소오스/드레인(118)을 순차적으로 형성한다. 도 1a에 있어서, 미설명번호 119는 살리사이드를 나타낸다.Referring to FIG. 1A, first, a gate oxide film 108 is formed on a predetermined portion on a wafer 102 on which an N well 104 and a P well 106 are formed by sequentially or selectively performing a deposition process, a patterning process, and a cleaning process. ), A gate poly, a spacer 116, and a source / drain 118 formed of the floating gate 110, the dielectric film 112, and the control gate 114 are sequentially formed. In FIG. 1A, reference numeral 119 denotes a salicide.
상기한 바와 같이, 웨이퍼 상에 게이트 폴리, 스페이서 및 소오스/드레인을 형성하는 것은, 전술한 종래 방법에서와 실질적으로 동일한 공정을 통해 형성할 수 있기 때문에 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.As described above, the formation of the gate poly, the spacer and the source / drain on the wafer can be formed through substantially the same process as in the conventional method described above, and thus the detailed description thereof is omitted for the sake of brevity. do.
다음에, 상술한 바와 같이, 웨이퍼(102) 상에 게이트 폴리, 스페이서(116) 및 소오스/드레인(118)을 형성한 후에 웨이퍼(102)의 전면에 걸쳐 보이드 생성 억제용의 보조 스페이서 물질을 증착한다. 여기에서 보조 스페이서 물질로는 수분을 포함하지 않는 절연 물질, 예를 들면 O3-TEOS, PE-TEOS 등을 이용할 수 있으며, 그 증착 두께는 500 - 4000Å, 더욱 바람직하게는 1500 - 2000Å 정도로 한다. 또한, 보조 스페이서 물질의 증착은 로직 디바이스에 영향을 미치지 않은 정도의 온도, 즉 700℃ 이하의 온도에서 진행한다.Next, as described above, after forming the gate poly, spacer 116, and source / drain 118 on the wafer 102, an auxiliary spacer material for suppressing void generation is deposited over the entire surface of the wafer 102. do. Here, as the auxiliary spacer material, an insulating material containing no moisture, for example, O3-TEOS, PE-TEOS, or the like, may be used, and the deposition thickness thereof is about 500 to 4000 kPa, more preferably about 1500 to 2000 kPa. In addition, the deposition of the auxiliary spacer material proceeds at a temperature that does not affect the logic device, i.
여기에서, 보조 스페이서 물질의 최저 두께는 후속하는 공정을 통해 형성될 층간 절연막(예를 들면, BPSG)이 더 넓게 열려진 공간을 확보하기 의한 값이며, 최대 두께는 게이트 사이가 보조 스페이서 물질로 매립되어 그 열린 공간을 막아버리는 두께이다.Here, the minimum thickness of the auxiliary spacer material is a value to secure a space in which the interlayer insulating film (for example, BPSG) to be formed through a subsequent process is wider, and the maximum thickness is filled with the auxiliary spacer material between the gates. It is the thickness that blocks the open space.
이어서, 이방성 건식 식각 공정을 수행하여, 보조 스페이서 물질의 일부를 제거하여 스페이서(118)의 측벽 부분에 임의의 경사각으로 보조 스페이서 물질을 잔류시킴으로써, 일 예로서 도 1b에 도시된 바와 같이, 스페이서(118)의 측벽에 임의의 경사각을 갖는 보조 스페이서(120)를 완성한다. 여기에서, 보조 스페이서 물질의 식각은 증착 두께의 대략 20 - 40%를 남기도록 식각한다.Subsequently, an anisotropic dry etching process is performed to remove a portion of the auxiliary spacer material to leave the auxiliary spacer material at an angle of inclination at the sidewall portion of the spacer 118, as an example, as shown in FIG. 1B. Completion of the auxiliary spacer 120 having an arbitrary inclination angle on the side wall of 118. Here, the etching of the auxiliary spacer material is etched away leaving approximately 20-40% of the deposition thickness.
즉, 본 발명에서는 스페이서(118)의 측벽에 보이드의 생성 억제를 위한 임의의 경사각을 갖는 제 2 의 스페이서(즉, 보조 스페이서(120))를 형성시킨다.That is, in the present invention, the second spacer (that is, the auxiliary spacer 120) having an arbitrary inclination angle for suppressing the generation of voids is formed on the sidewall of the spacer 118.
다시, 임의의 공정 조건을 갖는 증착 공정을 수행함으로서, 일 예로서 도 1c에 도시된 바와 같이, 보조 스페이서(120)가 형성된 웨이퍼(102)의 전면에 후막의 층간 절연막(예를 들면, BPSG)(122)을 형성한다.Again, by performing a deposition process with arbitrary process conditions, as an example, as shown in FIG. 1C, an interlayer insulating film (eg, BPSG) of a thick film on the entire surface of the wafer 102 on which the auxiliary spacers 120 are formed. And form 122.
마지막으로, 층간 절연막(122)을 형성한 후에 마스킹 공정, 식각 공정, 증착 공정, 화학적 기계적 연마(CMP) 공정 등을 선택적으로 수행함으로써, 일 예로서 도 1d에 도시된 바와 같이 각 전극(소오스/드레인)에 전기적으로 접속되는 콘택(124)을 형성한다.Finally, after forming the interlayer insulating film 122, by selectively performing a masking process, an etching process, a deposition process, a chemical mechanical polishing (CMP) process, and the like, as shown in FIG. 1D, for example, each electrode (source / A contact 124 electrically connected to the drain) is formed.
본 발명의 발명자는 본 발명에 따라 소정 두께로 증착한 TEOS를 이용하여 보조 스페이서를 형성하고, 이후에 층간 절연막을 형성하는 실험을 실시하였으며, 그 실험 결과는 도 2 내지 도 4에 도시된 바와 같다.The inventors of the present invention performed an experiment of forming an auxiliary spacer using TEOS deposited to a predetermined thickness according to the present invention, and then forming an interlayer insulating film, and the experimental results are shown in FIGS. 2 to 4. .
도 2는 본 발명에 따라 보조 스페이서 물질을 1500Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진이고, 도 3은 본 발명에 따라 보조 스페이서 물질을 2000Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진인 것으로, 도 2 및 도 3으로부터 명백한 바와 같이, 본 발명에 따라 보조 스페이서를 이용할 경우 플래시 메모리 소자의 생산성 및 신뢰도를 저하시키는 요인으로 작용하는 보이드가 발생하지 않음을 분명하게 알 수 있다.FIG. 2 is a photograph of tomography of a result of depositing an interlayer insulating layer after forming an auxiliary spacer for suppressing generation of voids by forming an auxiliary spacer material to a thickness of 1500 따라 according to the present invention, and FIG. As a result, when the auxiliary spacer material was formed to a thickness of 2000 microseconds, the auxiliary spacer for suppressing the generation of voids was formed, and the result of the deposition of the interlayer insulating film was tomographically photographed, as is apparent from FIGS. 2 and 3. When the auxiliary spacer is used according to the present invention, it can be clearly seen that no void is generated, which acts as a factor of lowering the productivity and reliability of the flash memory device.
또한, 도 4는 본 발명에 따라 보조 스페이서를 이용하여 플래시 메모리 소자를 제조할 때 게이트 폴리간의 간격이 0.48㎛인 경우에 보이드가 발생하지 않음을 보여주는 사진인 것으로, 이를 통해서도 게이트 폴리간의 간격이 0.48㎛일 때 보이드가 발생하지 않음을 알 수 있었다.In addition, FIG. 4 is a photograph showing that voids do not occur when a gap between gate polys is 0.48 μm when a flash memory device is manufactured using an auxiliary spacer according to the present invention. It can be seen that voids do not occur when the thickness is μm.
이상 설명한 바와 같이 본 발명에 따르면, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후 층간 절연막을 증착하여 게이트 폴리 사이에서 얇은 소자분리영역이 도입 가능한 온도 범위에서 열처리를 수행하여 플래시 메모리 소자를 제조하는 전술한 종래 기술과는 달리, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후에 다시 스페이서 주변에 임의의 경사각을 갖는 보조 스페이서를 형성하며, 그 이후에 층간 절연막을 증착하여 얇은 소자분리영역이 도입 가능한 온도 범위에서 열처리를 수행하도록 함으로써, 게이트 폴리 사이에서의 보이드 형성을 원천적으로 차단하여 플래시 메모리 소자의 생산성 및 신뢰도 향상을 실현할 수 있다.As described above, according to the present invention, a flash memory device is fabricated by forming a gate poly, a spacer, and a source / drain and then depositing an interlayer insulating film to perform heat treatment at a temperature range where a thin device isolation region can be introduced between the gate poly. Unlike the prior art described above, after forming the gate poly, the spacer, and the source / drain, an auxiliary spacer having an arbitrary inclination angle is formed again around the spacer, and thereafter, an interlayer insulating film is deposited to enable a thin device isolation region to be introduced. By performing the heat treatment in the temperature range, it is possible to fundamentally block the formation of voids between the gate poly, thereby realizing the productivity and reliability of the flash memory device.
Claims (7)
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| KR10-2003-0041967A KR100529436B1 (en) | 2003-06-26 | 2003-06-26 | Method for fabricating flash memory device |
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Cited By (2)
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| KR100755600B1 (en) * | 2006-04-17 | 2007-09-06 | 서종대 | Ice container for thermal storage system |
| KR100760926B1 (en) * | 2006-10-11 | 2007-09-21 | 동부일렉트로닉스 주식회사 | Nonvolatile semiconductor device to preparing multi bit cell and fabricating method thereof |
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2003
- 2003-06-26 KR KR10-2003-0041967A patent/KR100529436B1/en not_active IP Right Cessation
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| KR100529436B1 (en) | 2005-11-17 |
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