KR100606923B1 - The flash memory cell and its manufacturing method for void improvement and retention increment - Google Patents
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Abstract
본 발명은 보이드(void) 개선과 리텐션(retention) 증가를 위한 플래쉬 메모리 셀(flash memory cell) 및 그 제조방법에 관한 것으로, 특히 0.18um 임베디드(embedded) 플래쉬 메모리 셀 제조공정에서 HDP를 사용하여 보이드를 개선하는 동시에 이에 발생하는 불순물을 게더링(gathering)할 수 있는 PSG막을 HDP 상부에 형성하여 리텐션을 증가시키는 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash memory cells for improving voids and increasing retention, and to fabricating the same, particularly using HDP in a 0.18 um embedded flash memory cell manufacturing process. The present invention relates to a flash memory cell and a method of manufacturing the same, which increase a retention by forming a PSG film on the HDP that can improve voids and gather impurities.
본 발명의 보이드 개선과 리텐션 증가를 위한 플래쉬 메모리 셀은 게이트 폴리의 측벽에 형성된 스페이서; 상기 스페이서 사이의 p-well 영역에 형성된 소스/드레인; 상기 소스/드레인 위에 형성된 살리사이드(salicide); 상기 게이트 폴리 사이를 매립하고, CMP(Chemical Mechanical Polishing)되어 평탄화를 이루는 HDP; 및 상기 CMP하여 평탄화를 이룬 후, 그 상부에 증착된 PSG막을 포함하는 것을 특징으로 한다.The flash memory cell for improving voids and increasing retention of the present invention includes a spacer formed on sidewalls of the gate poly; Source / drain formed in the p-well region between the spacers; A salicide formed on the source / drain; An HDP buried between the gate polys and chemically polished to achieve planarization; And after the CMP to planarize, characterized in that it comprises a PSG film deposited thereon.
보이드, 리텐션, 플래쉬 메모리 셀Void, Retention, Flash Memory Cells
Description
도 1은 종래의 보이드가 발생한 단면을 나타낸 것이다.1 shows a cross section in which a conventional void is generated.
도 2는 종래의 쇼트(short)가 되어 불량을 유발한 것을 비트라인 단면으로 나타낸 것이다.2 is a cross-sectional view of a bit line that shows a conventional short and causes a defect.
도 3은 종래의 쇼트가 되어 불량을 유발한 것을 워드라인 단면으로 나타낸 것이다.3 is a cross-sectional view of a word line that shows a conventional short and causes a defect.
도 4는 본 발명의 스페이스 형성 후의 프로파일을 나타낸 것이다.4 shows the profile after the formation of the space of the present invention.
도 5는 본 발명의 HDP 증착 후의 프로파일을 나타낸 것이다.Figure 5 shows the profile after HDP deposition of the present invention.
도 6은 본 발명의 PSG막 증착 후의 프로파일 및 플래쉬 메모리 셀을 나타낸 것이다.Figure 6 shows the profile and flash memory cells after PSG film deposition of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
100 : 실리콘 웨이퍼 400 : 게이트 옥사이드100
500 : 플로팅 게이트 700 : 컨트롤 게이트500: floating gate 700: control gate
800 : 소스/드레인 900 : 스페이서800: source / drain 900: spacer
1000 : 살리사이드1000: Salicide
본 발명은 보이드(void) 개선과 리텐션(retention) 증가를 위한 플래쉬 메모리 셀(flash memory cell) 및 그 제조방법에 관한 것으로, 특히 0.18um 임베디드(embedded) 플래쉬 메모리 셀 제조공정에서 HDP를 사용하여 보이드를 개선하는 동시에 이에 발생하는 불순물을 게더링(gathering)할 수 있는 PSG막을 HDP 상부에 형성하여 리텐션을 증가시키는 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash memory cells for improving voids and increasing retention, and to fabricating the same, particularly using HDP in a 0.18 um embedded flash memory cell manufacturing process. The present invention relates to a flash memory cell and a method of manufacturing the same, which increase a retention by forming a PSG film on the HDP that can improve voids and gather impurities.
플래쉬 메모리의 사용이 범용화 됨에 따라 로직제품에 내장하는 추세가 증가되고 있는데, 로직에 내장하기 위해서는 공정상의 여러 가지의 제한요소가 존재한다. 일례로 로직장치를 위한 공정에 변화 없이 플래쉬 메모리 셀을 제작하기 위한 공정을 진행하여 한다.As the use of flash memory is becoming more common, the trend of embedding in logic products is increasing. There are various process limitations in embedding in logic. For example, a process for manufacturing a flash memory cell without changing the process for a logic device is performed.
한편, 반도체 가격경쟁이 심화됨에 따라 셀의 크기를 감소하기 위한 기술개발이 진행 중이다. 이에 따라, 셀의 크기를 줄이기 위하여 게이트 폴리간의 간격을 감소시키는 것이 필수적인 요건이다.Meanwhile, as semiconductor price competition intensifies, technology development for reducing the size of cells is in progress. Accordingly, it is essential to reduce the spacing between gate polys in order to reduce the size of the cell.
도 1은 종래의 보이드가 발생한 단면을 나타낸 것이다. 도 1에 도시된 바와 같이, 게이트 폴리(10)간의 간격이 0.54um에서 보이드(20)가 발생한 것을 나타내고 있다.1 shows a cross section in which a conventional void is generated. As shown in FIG. 1, the
도 2는 종래의 쇼트(short)가 되어 불량을 유발한 것을 비트라인 단면으로 나타낸 것이다. 도 2에 도시된 바와 같이, 상기 보이드(20)를 따라 W-플러그 (plug)(40)가 매립되어 이웃되는 셀에 절연되지 않고 쇼트되어 불량을 유발한 것을 나타내고 있다.2 is a cross-sectional view of a bit line that shows a conventional short and causes a defect. As shown in FIG. 2, the W-
도 3은 종래의 쇼트가 되어 불량을 유발한 것을 워드라인 단면으로 나타낸 것이다. 도 3에 도시된 바와 같이, 도 2의 상기 보이드(20)를 따라 W-플러그(40)가 매립되어 이웃되는 셀에 절연되지 않고 쇼트되어 불량을 유발한 것을 상세히 나타내고 있다.3 is a cross-sectional view of a word line that shows a conventional short and causes a defect. As shown in FIG. 3, the W-
종래에는 다음과 같은 방법으로 플래쉬 메모리 셀을 제조하였다.In the related art, a flash memory cell was manufactured by the following method.
먼저, 게이트 폴리를 형성하고, 스페이서(spacer)를 형성한다.First, a gate poly is formed, and a spacer is formed.
다음, 소오스/드레인(source/drain)을 형성하고, 층간 절연막을 증착한다. 층간 절연막으로는 주로 BPSG막을 사용하며, 단순히 증착만 하는 경우에는 BPSG막의 특성상 보이드가 발생한다. 이를 방지하기 위하여 일반의 메모리 제품에서는 층간 절연막을 800℃ 이상으로 열처리한다. 한편, 로직제품 형성공정에서는 주변회로의 특성을 향상시키기 위하여 얇은 접합(shallow junction)을 도입한 트랜지스터를 만드는데, 이를 위해서 고온의 열처리가 제한되어 700℃ 정도의 온도에서 열처리를 하게 된다. 상기 도 1, 도 2 및 도 3은 이와 같은 700℃ 정도의 온도에서 열처리를 한 것을 보여주고 있다.Next, a source / drain is formed and an interlayer insulating film is deposited. A BPSG film is mainly used as the interlayer insulating film, and in the case of simply depositing, voids occur due to the characteristics of the BPSG film. In order to prevent this, in general memory products, the interlayer insulating film is heat treated to 800 ° C. or higher. Meanwhile, in the logic product forming process, a transistor having a shallow junction is introduced to improve characteristics of a peripheral circuit. To this end, a high temperature heat treatment is limited and heat treatment is performed at a temperature of about 700 ° C. 1, 2 and 3 show that the heat treatment at such a temperature of about 700 ℃.
다음, 상기 층간 절연물이 BPSG막을 형성한 후, W-플러그 공정을 진행하는데, 그 결과의 단면을 도 2와 도 3에 나타내었다. 도 2와 도 3은 각각 비트라인과 워드라인 방향의 단면을 나타내고 있다. 이때, 전 공정에서 발생한 보이드를 따라 W이 매립되어 절연되어야 할 셀이 쇼트되어 셀의 동작이 정상적으로 작동하지 않게 되는 문제점이 있다.Next, after the interlayer insulator forms the BPSG film, a W-plug process is performed. The cross-sections of the results are shown in FIGS. 2 and 3. 2 and 3 show cross sections in the bit line and word line directions, respectively. At this time, there is a problem that the cell to be buried and insulated is shorted along the void generated in the previous process, so that the operation of the cell does not operate normally.
이에 본 발명은 상기 문제점을 해결하기 위한 것으로써, 0.18um 임베디드(embedded) 플래쉬 메모리 셀 제조공정에서 HDP를 사용하여 보이드를 개선하는 동시에 이에 발생하는 불순물을 게더링(gathering)할 수 있는 PSG막을 HDP 상부에 형성하여 리텐션을 증가시키는 플래쉬 메모리 셀 및 그 제조방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention is to solve the above problems, in the manufacturing process of 0.18um embedded flash memory cell using HDP to improve the void and at the same time gathering (gathering) impurities generated thereon the PSG film on top of the HDP It is an object of the present invention to provide a flash memory cell and a method of manufacturing the same, which are formed in the substrate to increase retention.
본 발명은 보이드(void) 개선과 리텐션(retention) 증가를 위한 플래쉬 메모리 셀(flash memory cell) 및 그 제조방법에 관한 것으로, 특히 0.18um 임베디드(embedded) 플래쉬 메모리 셀 제조공정에서 HDP를 사용하여 보이드를 개선하는 동시에 이에 발생하는 불순물을 게더링(gathering)할 수 있는 PSG막을 HDP 상부에 형성하여 리텐션을 증가시키는 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to flash memory cells for improving voids and increasing retention, and to fabricating the same, particularly using HDP in a 0.18 um embedded flash memory cell manufacturing process. The present invention relates to a flash memory cell and a method of manufacturing the same, which increase a retention by forming a PSG film on the HDP that can improve voids and gather impurities.
본 발명의 보이드 개선과 리텐션 증가를 위한 플래쉬 메모리 셀은 게이트 폴리의 측벽에 형성된 스페이서; 상기 스페이서 사이의 p-well 영역에 형성된 소스/드레인; 상기 소스/드레인 위에 형성된 살리사이드(salicide); 상기 게이트 폴리 사이를 매립하고, CMP(Chemical Mechanical Polishing)되어 평탄화를 이루는 HDP; 및 상기 CMP하여 평탄화를 이룬 후, 그 상부에 증착된 PSG막을 포함하는 것을 특징으로 한다.The flash memory cell for improving voids and increasing retention of the present invention includes a spacer formed on sidewalls of the gate poly; Source / drain formed in the p-well region between the spacers; A salicide formed on the source / drain; An HDP buried between the gate polys and chemically polished to achieve planarization; And after the CMP to planarize, characterized in that it comprises a PSG film deposited thereon.
또한, 본 발명의 보이드 개선과 리텐션 증가를 위한 플래쉬 메모리 셀 제조 방법은 게이트 폴리의 측벽에 스페이서를 형성하는 제1공정; 상기 스페이서 사이의 p-well 영역에 소스/드레인을 형성하는 제2공정; 상기 소스/드레인 위에 살리사이드(salicide)를 형성하는 제3공정; HDP를 사용하여 상기 게이트 폴리 사이를 매립하는 제4공정; 및 상기 HDP를 CMP(Chemical Mechanical Polishing)하여 평탄화를 이루는 제5공정; 및 상기 CMP하여 평탄화를 이룬 후, 그 상부에 PSG막을 증착하는 제6공정를 포함하는 것을 특징으로 한다.In addition, the flash memory cell manufacturing method for improving the void and retention of the present invention comprises the steps of forming a spacer on the sidewall of the gate poly; Forming a source / drain in a p-well region between the spacers; Forming a salicide on the source / drain; A fourth step of filling the gate poly using an HDP; And a fifth step of planarizing the HDP by chemical mechanical polishing (CMP). And a sixth step of depositing a PSG film thereon after the CMP to planarize.
이하, 본 발명의 실시에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.Hereinafter, the configuration and operation of the embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 스페이스 형성 후의 프로파일을 나타낸 것이다. 실리콘 웨이퍼(silicon wafer,100) 위에 선택적으로 붕소(boron) 이온을 주입하여 n-well 영역(200)을 형성하고, 그 위에 p-well 영역(300)을 형성한다. 그리고, p-well 영역(300) 위에 문턱전압을 형성하기 위한 소정두께의 게이트 옥사이드(gate oxide, 400), 게이트 옥사이드(400) 위에 플로팅 게이트(floating gate. 500), 플로팅 게이트(500) 위에 ONO(600), ONO(600) 위에 컨트롤 게이트(700)를 구성하여 게이트 폴리를 형성한다. 또한, 게이트 폴리의 측벽에 실리콘 질화막(SiN)으로 스페이서(900)를 형성한다. 각 스페이서(900) 사이의 p-well 영역(300)에는 트랜지스터의 소스/드레인(800)을 LDD(Lightly Doped Drain) 구조로 만들기 위하여 저농도 소스/드레인 이온주입을 실시하고, 소스/드레인(800) 위에 살리사이드(salicide, 1000)를 형성한다. 4 shows the profile after the formation of the space of the present invention. Boron ions are selectively implanted on the
도 5는 본 발명의 HDP 증착 후의 프로파일을 나타낸 것이다. 종래의 BPSG막 대신에 HDP(1100)를 사용하여 게이트 폴리 사이를 매립하고, 이를 CMP(Chemical Mechanical Polishing)하여 평탄화를 이룬다. Figure 5 shows the profile after HDP deposition of the present invention. Instead of the conventional BPSG film, an
도 6은 본 발명의 PSG막 증착 후의 프로파일 및 플래쉬 메모리 셀을 나타낸 것이다. CMP하여 평탄화를 이룬 후, 그 상부에 PSG막(1200)을 증착한다. 여기서, PSG막(1200)의 증착 두께는 500~2000Å으로 한다.Figure 6 shows the profile and flash memory cells after PSG film deposition of the present invention. After planarization by CMP, a
상기 공정 후, 효과적으로 불순물을 게더링(gathering)하기 위해 질소(N2)를 이용하여 500~800℃의 온도로 담금질을 한다. 담금질 후에는 전면식각하여 PSG막(1200)을 모두 제거한다.After the process, using nitrogen (N 2 ) to effectively gather the impurities (g 2 ) Quench at a temperature of 500 ~ 800 ℃. After quenching, the
상기 공정을 통하여 제조된 본 발명의 보이드 개선과 리텐션 증가를 위한 플래쉬 메모리 셀은 다음을 포함하여 구성된다. 스페이서(900)가 게이트 폴리의 측벽에 형성되어 있고, 소스/드레인(800)이 상기 스페이서(900) 사이의 p-well 영역(300)에 형성된다. 실리사이드(1000)는 상기 소스/드레인(800) 위에 형성된다. HDP(1100)는 상기 게이트 폴리 사이를 매립하고, CMP(Chemical Mechanical Polishing)되어 평탄화를 이룬다. PSG막(1200)은 상기 CMP하여 평탄화를 이룬 후, 그 상부에 증착된다.Flash memory cells for improving the voids and retention of the present invention manufactured through the above process are configured to include the following.
상기와 같이 본 발명은 매우 우수한 매립 특성을 갖는 HDP를 사용하여 게이트 폴리간에 보이드가 형성되는 것을 억제하기 위한 것이다. 또한, HDP 사용으로 인하여 발생하는 옥사이드 트랩 전하가 플로팅 게이트로 이동하기보다는 그와 멀리 떨어져 HDP 상부에 유도할 수 있는 PSG막을 증착하여 플래쉬 메모리에서 가장 중요 한 리텐션 특성을 향상시키기 위한 것이다.As described above, the present invention is to suppress the formation of voids between the gate poly by using HDP having a very good embedding characteristics. In addition, the oxide trap charges generated by the use of the HDP are deposited far away from the floating gate, so as to deposit a PSG film on top of the HDP to improve the most important retention characteristics in the flash memory.
따라서, 본 발명의 보이드 개선과 리텐션 증가를 위한 플래쉬 메모리 셀 및 그 제조방법은 다음과 같은 이점이 있다.Therefore, the flash memory cell and the method of manufacturing the same for improving the void and retention of the present invention have the following advantages.
첫째, 종래에 발생하는 보이드를 억제하여 셀간의 쇼트를 방지하여 장치의 신뢰도를 향상시킨다.First, it suppresses the voids that occur conventionally to prevent short between cells, thereby improving the reliability of the device.
둘째, 셀 크기의 지속적인 감소를 가능하게 한다.Secondly, it enables the continuous reduction of cell size.
셋째, 옥사이드 트랩 전하의 플로팅 게이트로의 확산 방지를 통한 리텐션 특성을 향상시킨다. Third, retention characteristics are improved by preventing diffusion of oxide trap charges into the floating gate.
넷째, 로직공정에 큰 변화를 가하지 않고도 임베디드 플래쉬 메모리의 제작이 가능하다.Fourth, the embedded flash memory can be manufactured without any significant change in the logic process.
이상에서 설명한 내용을 통해 본 업에 종사하는 당업자라면 본 발명의 기술사상을 이탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용만으로 한정되는 것이 아니라 특허청구범위에 의하여 정해져야 한다.It will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention through the above description. Therefore, the technical scope of the present invention should not be limited only to the contents described in the embodiments, but should be defined by the claims.
이상에서와 같이 본 발명에 의한 보이드(void) 개선과 리텐션(retention) 증가를 위한 플래쉬 메모리 셀(flash memory cell) 및 그 제조방법은 HDP를 사용하여 보이드를 개선하는 동시에 PSG막을 HDP 상부에 형성하여 리텐션을 증가시킬 수 있다.As described above, a flash memory cell for improving voids and increasing retention according to the present invention, and a method of manufacturing the same, improve the voids using HDP and simultaneously form a PSG film on the HDP. Retention can be increased.
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2004
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| KR20060077616A (en) | 2006-07-05 |
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