KR20040099620A

KR20040099620A - A method for being smooth of a semiconductor device

Info

Publication number: KR20040099620A
Application number: KR1020030031656A
Authority: KR
Inventors: 복철규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-19
Filing date: 2003-05-19
Publication date: 2004-12-02

Abstract

PURPOSE: A method of planarizing a semiconductor device is provided to perform easily succeeding planarizing and fabricating processes by forming selectively a temporary pattern on an interlayer dielectric using DOF(Depth Of Focus). CONSTITUTION: An interlayer dielectric(25) is formed on a semiconductor substrate(21) with lower structures(23). At this time, the interlayer dielectric has a non-uniform topology along the lower structures. The first photoresist layer is coated thereon. The first photoresist pattern(27) is selectively formed on a recessed portion of the interlayer dielectric. The second photoresist layer(35) is coated on the resultant structure. A planarized interlayer dielectric is formed by performing etch-back on the second photoresist layer, the first photoresist pattern and the interlayer dielectric using the same etch selectivity.

Description

A method for being smooth of a semiconductor device

본 발명은 반도체소자의 평탄화 방법에 관한 것으로, 특히 단차를 갖는 반도체기판 상에 평탄화된 층간절연막을 형성하기 위하여 에치백 공정을 실시할 때 초점심도 ( depth of focus, DOF )를 이용함으로써 평탄화 공정을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method of a semiconductor device. In particular, a planarization process is performed by using a depth of focus (DOF) when an etch back process is performed to form a planarized interlayer insulating film on a semiconductor substrate having a step difference. It is related with the technique which can implement easily.

상기한 에치백 공정은 광역 단차 ( global topology ) 가 존재하는 산화막을 평탄화시키는데 주로 사용된다.The etch back process described above is mainly used to planarize an oxide film in which a global topology exists.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 평탄화 방법을 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a planarization method of a semiconductor device according to the related art.

도 1a 및 도 1b를 참조하면, 반도체기판(11) 상부에 하부구조물(13)을 형성하고 그 상부에 층간절연막(15)을 증착한다.1A and 1B, the lower structure 13 is formed on the semiconductor substrate 11, and the interlayer insulating layer 15 is deposited on the lower structure 13.

후속 공정으로 상기 층간절연막(15)을 평탄화시킨다.The interlayer insulating film 15 is planarized in a subsequent process.

상기 평탄화 공정은 상기 층간절연막(15) 상부에 감광막(17)을 도포하고, 에치백하여 실시한다.The planarization process is performed by applying a photosensitive film 17 on the interlayer insulating film 15 and etching it back.

이때, 상기 하부구조물(13)의 단차에 의해 평탄화된 상부구조를 갖지 못한다.At this time, the upper structure does not have a flattened by the step of the lower structure (13).

여기서, 상기 감광막(17)의 두께를 두껍게 형성할수록 평탄화 정도가 높아질 수 있지만 상기 감광막(17)의 두께가 두꺼워질수록 에치백 공정 시간이 길어지게 되어 생산성을 저하시키게 된다.Here, as the thickness of the photoresist film 17 is increased, the degree of planarization may be increased. However, as the thickness of the photoresist film 17 is increased, the etch back process time becomes longer, thereby lowering productivity.

상기한 바와 같이 종래기술에 따른 반도체소자의 평탄화 방법은,As described above, the planarization method of the semiconductor device according to the prior art,

하부구조물 상에 형성되는 층간절연막의 단차로 인하여 후속 에치백 공정시 평탄화 공정이 어렵고 평탄화 식각 특성을 위하여 상기 에치백 공정시 감광막의 두께를 두껍게 형성하는 경우는 에치백 시간을 증가하게 되어 반도체소자의 생산성을 저하시키는 문제점이 있다.Due to the step of the interlayer insulating layer formed on the lower structure, the planarization process is difficult in the subsequent etchback process, and when the thickness of the photoresist film is thickened during the etchback process for the planarization etching characteristics, the etchback time is increased. There is a problem of lowering productivity.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,The present invention to solve the above problems of the prior art,

초점심도를 이용하여 단차가 낮은 부분에 임의의 패턴을 형성하고 단차가 높은 부분은 과다노광되어 상기 임의의 패턴이 형성되지 못하게 한 다음, 후속 평탄화 공정을 실시하여 반도체소자의 제조 공정을 용이하게 하는 반도체소자의 평탄화 방법을 제공하는데 그 목적이 있다.By using a depth of focus to form an arbitrary pattern in the low step portion and the high step portion is overexposed so that the arbitrary pattern is not formed, and subsequent planarization process to facilitate the manufacturing process of the semiconductor device It is an object of the present invention to provide a planarization method of a semiconductor device.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 평탄화 방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a planarization method of a semiconductor device according to the prior art.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 평탄화 방법을 도시한 단면도.2A to 2D are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with an embodiment of the present invention.

도 3a 및 도 3b 는 상기 도 2b 에서의 감광막패턴을 도시한 셈사진.3A and 3B are photographs showing the photoresist pattern in FIG. 2B.

도 4a 내지 도 4c 는 상기 도 2c 에서의 감광막 패턴 선폭에 따른 평탄화 정도를 도시한 단면도.4A to 4C are sectional views showing the degree of planarization according to the photoresist pattern line width in FIG. 2C.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11,21 : 반도체기판 13,23 : 하부구조물11,21: semiconductor substrate 13,23: substructure

15,25 : 층간절연막 17 : 감광막15,25 interlayer insulating film 17 photosensitive film

27 : 제1감광막 29 : 노광마스크27: first photosensitive film 29: exposure mask

31 : 석영기판 33 : 차광패턴, 크롬패턴31: quartz substrate 33: shading pattern, chrome pattern

35 : 제2감광막35: second photosensitive film

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 평탄화 방법은,In order to achieve the above object, the planarization method of a semiconductor device according to the present invention,

반도체기판 상에 하부구조물을 형성하고 그 상부에 상기 하부구조물 유무에 따라 단차를 갖는 층간절연막을 형성하는 공정과,Forming a lower structure on the semiconductor substrate and forming an interlayer insulating film having a step on top of the lower structure;

상기 층간절연막 상부에 제1감광막을 도포하는 공정과,Coating a first photosensitive film on the interlayer insulating film;

상기 단차가 낮은 부분에 초점심도를 맞추어 상기 제1감광막을 노광 및 현상하여 제1감광막패턴을 형성하는 공정과,Forming a first photoresist pattern by exposing and developing the first photoresist film with a depth of focus at a portion where the step is low;

전체표면상부에 제2감광막을 도포하고 상기 제2감광막, 제1감광막패턴 및 층간절연막을 동일한 식각선택비로 에치백하여 평탄화된 층간절연막을 형성하는 공정을 포함하는 것과,Applying a second photoresist film over the entire surface and etching back the second photoresist film, the first photoresist film pattern, and the interlayer insulation film at the same etching selectivity to form a planarized interlayer insulation film;

상기 제1,2감광막은 10 cP 이하의 점성을 갖는 감광막을 사용하는 것과,As the first and second photoresist film, using a photoresist film having a viscosity of 10 cP or less,

상기 제2감광막은 감광막의 두께가 결정되는 3,000 ∼ 5,000 rpm 의 스핀 속도 범위에서 10 ∼ 20 초의 시간 동안 도포하는 것과,The second photoresist film is applied for a time of 10 to 20 seconds in the spin speed range of 3,000 to 5,000 rpm in which the thickness of the photoresist film is determined,

상기 제2감광막은 상기 제1감광막패턴의 크기와 상기 제1감광막패턴 사이의 스페이스를 조절하여 평탄성이 조절되는 것을 특징으로 한다.The second photoresist layer is characterized in that the flatness is controlled by adjusting the space between the size of the first photoresist pattern and the first photoresist pattern.

이하, 첨부된 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 평탄화 방법을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a planarization method of a semiconductor device in accordance with an embodiment of the present invention.

도 2a 를 참조하면, 반도체기판(21) 상부에 하부구조물(23)을 형성한다.Referring to FIG. 2A, a lower structure 23 is formed on the semiconductor substrate 21.

상기 하부구조물(23)을 포함한 전체표면상부에 층간절연막(25)을 형성한다.An interlayer insulating film 25 is formed on the entire surface including the lower structure 23.

이때, 상기 층간절연막(25)은 상기 하부구조물(23)의 형성된 부분과 형성되지 않은 부분의 단차로 인하여 단차를 갖는다.In this case, the interlayer insulating layer 25 has a step due to the step between the formed portion and the non-formed portion of the lower structure 23.

그 다음, 전체표면상부에 제1감광막(27)을 도포한다.Then, the first photosensitive film 27 is applied over the entire surface.

노광마스크(29)를 이용하여 상기 제1감광막(27)을 노광한다.The first photosensitive film 27 is exposed using an exposure mask 29.

이때, 상기 노광 공정은 상기 하부구조물(23)이 형성되지 않은 부분인 단차가 낮은 부분에 초점심도를 맞추어 실시한다.In this case, the exposure process is performed by adjusting the depth of focus to a portion where the step difference is low, the portion where the substructure 23 is not formed.

이로 인하여, 상기 하부구조물(23) 상부인 단차가 높은 부분은 빛의 산란이나 회절에 의한 과다 노광으로 인하여 현상시 상기 노광마스크(29)에 설계된 패턴이 형성되지 못하게 된다.As a result, a portion having a high step height on the lower structure 23 is prevented from forming a pattern designed on the exposure mask 29 during development due to overexposure by scattering of light or diffraction.

여기서, 상기 노광마스크(23)는 석영기판(31) 상에 라인/스페이스 패턴을 형성할 수 있도록 차광패턴(33)이 형성된 것이다. 상기 차광패턴(33)은 상기 라인/스페이스 패턴 이외에 임의의 다른 패턴을 설계할 수도 있다. 이때, 상기 차광패턴(33)은 크롬막으로 형성된 크롬패턴이 형성된 것이다.Here, the light shielding pattern 33 is formed on the exposure mask 23 to form a line / space pattern on the quartz substrate 31. The light shielding pattern 33 may design any other pattern in addition to the line / space pattern. In this case, the light shielding pattern 33 is a chromium pattern formed of a chromium film.

도 2b를 참조하면, 상기 노광된 제1감광막(27)을 현상하여 제1감광막(27)패턴을 형성한다.Referring to FIG. 2B, the exposed first photoresist layer 27 is developed to form a first photoresist layer 27 pattern.

이때, 상기 제1감광막(27)패턴은 상기 하부구조물(23)이 없는 단차가 낮은 부분에만 예정된 크기로 형성되고, 상기 하부구조물(23) 상부에는 예정된 크기보다 작은 크기로 형성된다.In this case, the first photoresist layer pattern 27 is formed to have a predetermined size only in a portion having a low step without the lower structure 23, and is formed to have a size smaller than a predetermined size on the upper portion of the lower structure 23.

도 2c를 참조하면, 전체표면상부에 제2감광막(35)을 도포하여 평탄화시킨다.Referring to FIG. 2C, the second photosensitive film 35 is coated and planarized over the entire surface.

이때, 상기 제2감광막(35)의 도포시 감광막의 두께가 결정되는 최고의 스핀 속도 ( spin speed )에서 10 ∼ 20 초의 시간 동안 실시함으로써 제2감광막(35)의 평탄성을 증가시킬 수 있다. 이때, 상기 최고의 스핀 속도는 3,000 ∼ 5,000 rpm 으로 한다.In this case, the flatness of the second photoresist film 35 may be increased by performing for 10 to 20 seconds at the highest spin speed at which the thickness of the photoresist film is determined when the second photoresist film 35 is applied. At this time, the said highest spin speed shall be 3,000-5,000 rpm.

상기 제2감광막(35)은 10 cP 이하의 점도를 갖는 감광막으로 형성하여 평탄성을 증가시킨다.The second photosensitive film 35 is formed as a photosensitive film having a viscosity of 10 cP or less to increase flatness.

도 2d를 참조하면, 상기 제2감광막(35), 제1감광막(27)패턴 및 층간절연막(25)을 동일한 식각선택비로 에치백하여 평탄화된 층간절연막(25)을 형성한다.Referring to FIG. 2D, the second photoresist layer 35, the first photoresist layer 27 pattern and the interlayer dielectric layer 25 are etched back at the same etching selectivity to form a planarized interlayer dielectric layer 25.

도 3a 및 도 3b 는 상기 도 2b 단계의 현상 공정후 단차가 낮은 부분과 높은 부분에서 형성된 제1감광막(27)패턴을 도시한 셈사진으로서, 단차가 낮은 부분이 높은 부분보다 크게 패턴이 형성된 것을 알 수 있다.3A and 3B illustrate a first photosensitive film 27 pattern formed at a low step portion and a high step portion after the developing process of FIG. 2B. Able to know.

도 4a 내지 도 4c 는 상기 도 2c 의 단계에서 제2감광막(35)의 도포 공정시 평탄화 정도가 제1감광막(27) 패턴의 선폭 및 스페이스 크기에 따라 후속 공정으로 형성되는 제2감광막(35)의 평탄화 정도 차이를 도시한 단면도로서,4A to 4C illustrate a second photoresist film 35 in which the degree of planarization in the application process of the second photoresist film 35 in the step of FIG. 2C is formed in a subsequent process according to the line width and the space size of the pattern of the first photoresist film 27. Is a cross-sectional view showing a difference in leveling degree of

라인의 선폭이 작고 스페이스가 클수록 단차가 낮은 부분이 함몰되고, 선폭이 크고 스페이스가 작을수록 단차가 낮은 부분의 함몰이 없어 평탄화된 제2감광막(35)을 형성할 수 있음을 도시한다.The smaller the line width of the line and the larger the space, the lower the stepped portion is recessed. The larger the line width and the smaller the space, the lower the stepped portion, the second photosensitive film 35 can be formed.

아울러, 본 발명은 광원을 달리하는 모든 리소그래피 공정에 적용할 수 있다.In addition, the present invention is applicable to all lithography processes with different light sources.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 평탄화 방법은, 단차가 낮은 부분과 높은 부분에 감광막을 도포하고 상기 단차가 낮은 부분을 기준으로 초점심도를 정하여 노광 공정을 실시함으로써 후속 평탄화 공정을 용이하게 하고 그에 따른 반도체소자의 후속 공정을 용이하게 하는 효과를 제공한다.As described above, the semiconductor device planarization method according to the present invention facilitates the subsequent planarization process by applying a photoresist film to a portion having a low level and a portion having a high level, and performing an exposure process by setting a depth of focus based on the portion having a low level. And thus facilitates subsequent processing of the semiconductor device.

Claims

Forming a lower structure on the semiconductor substrate and forming an interlayer insulating film having a step on top of the lower structure;

Coating a first photosensitive film on the interlayer insulating film;

Forming a first photoresist pattern by exposing and developing the first photoresist film with a depth of focus at a portion where the step is low;

And applying a second photoresist film over the entire surface and etching back the second photoresist film, the first photoresist film pattern, and the interlayer insulation film at the same etching selectivity to form a planarized interlayer insulation film.

The method of claim 1,

The first and second photoresist film is a planarization method of a semiconductor device, characterized in that using the photosensitive film having a viscosity of 10 cP or less.

The method of claim 1,

And the second photoresist film is applied for a time of 10 to 20 seconds in a spin speed range of 3,000 to 5,000 rpm where the thickness of the photoresist film is determined.

The method of claim 1,

The second photoresist layer is a flattening method of the semiconductor device, characterized in that the flatness is adjusted by adjusting the space between the size of the first photoresist pattern and the first photoresist pattern.