JP2000012538A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JP2000012538A
JP2000012538A JP17823598A JP17823598A JP2000012538A JP 2000012538 A JP2000012538 A JP 2000012538A JP 17823598 A JP17823598 A JP 17823598A JP 17823598 A JP17823598 A JP 17823598A JP 2000012538 A JP2000012538 A JP 2000012538A
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interlayer insulating
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Abstract

PROBLEM TO BE SOLVED: To enable accurate formation of a connection hole and wiring groove in an interlayer insulating film in the case of forming buried wiring with use of a dual damascene process. SOLUTION: An interlayer insulating film 3 of plasma SiO2 or the like is formed as deposited to a thickness of 2.0 μm on a semiconductor substrate 1, on which a semiconductor element having a gate electrode 2 is formed as a lower layer. The film 3 is polished by a CMP(chemical-mechanical polishing) method until a thickness of the film from the gate electrode 2 becomes 0.8 μm to be thereby flatten. Next, a mask for processing of a connection hole and a wiring groove is formed by a silylation method. With use of the mask and an RIE(reactive ion etching) method, removal of resist using an oxygen gas, etching of the film 3 and removal of a silylation layer 8 formed on a resist are repeated. As a result, a connection hole 10 and a wiring groove 9 for the dual damascene are made in the insulating film 3.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、多層配線をデュアルダマシン法で形
成する方法に関するものである。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a multilayer wiring by a dual damascene method.

【0002】[0002]

【従来の技術】近年、半導体素子に多層配線を形成する
場合、配線を積層することにより、上層になるほど段差
が増加し、配線の加工が困難になってくることから、ジ
ュアルダマシン法が用いられることが多くなってきた。
ダマシン法とは、金属配線を形成するために、まず、絶
縁膜に溝を掘って、全面に金属を埋め込み、次にCMP
法などで、全面研磨をすることをいう。この際、金属配
線の下側に、さらに下層の金属はいせにゃ半導体領域と
のコンタクトを取るための穴を形成しておくことを含め
たものをデュアルダマシン法という。
2. Description of the Related Art In recent years, when a multilayer wiring is formed on a semiconductor element, a dual-damascene method is used because the wiring is stacked, and the step becomes larger in the upper layer and the wiring becomes difficult to process. Things are getting more and more.
In order to form a metal wiring, first, a groove is dug in an insulating film, a metal is buried in the entire surface, and then a CMP method is performed.
Polishing the entire surface by a method. At this time, a method including forming a hole for making contact with the semiconductor region in addition to the metal in the lower layer below the metal wiring is called a dual damascene method.

【0003】デュアルダマシン法は、下層配線との接続
孔と配線用溝とを形成した後、配線材料を堆積、CMP
法により配線部分以外の配線材料を除去する、などの工
程により形成される。
In the dual damascene method, after forming a connection hole with a lower wiring and a wiring groove, a wiring material is deposited, and CMP is performed.
It is formed by a process such as removing a wiring material other than a wiring portion by a method.

【0004】例えば、特開平9−115866号公報に
開示の方法が用いられている。
For example, a method disclosed in Japanese Patent Application Laid-Open No. Hei 9-115866 is used.

【0005】即ち、まず、半導体基板21上に形成され
たゲート電極などの下層配線22上に、プラズマCVD
法などによりSiO2などの層間絶縁膜23を所望の膜
厚に堆積し、更に図4(a)に示すように、CMP法に
より、層間絶縁膜23が平坦化され、かつ、層間絶縁膜
23が所望の膜厚になるまで研磨する。
That is, first, plasma CVD is performed on a lower wiring 22 such as a gate electrode formed on a semiconductor substrate 21.
An interlayer insulating film 23 of SiO 2 or the like is deposited to a desired film thickness by a method or the like, and as shown in FIG. 4A, the interlayer insulating film 23 is planarized by a CMP method, and Is polished until a desired film thickness is obtained.

【0006】次に、図4(b)に示すように、フォトリ
ソグラフィ技術により、所望パターンを形成し、そのレ
ジストパターン24aをマスクにして、フッ素系ガスを
用いたRIEにて上層配線の所望膜厚に相当する深さま
で層間絶縁膜23をエッチングする。
Next, as shown in FIG. 4B, a desired pattern is formed by a photolithography technique, and using the resist pattern 24a as a mask, a desired film of an upper wiring is formed by RIE using a fluorine-based gas. The interlayer insulating film 23 is etched to a depth corresponding to the thickness.

【0007】次に、レジスト24aを除去した後、新た
にレジスト24bを塗布して、図4(c)に示すように
下層配線22と上層配線用の接続孔26をフォトリソグ
ラフィ技術とRIE技術により層間絶縁膜23を下層配
線22が露出するまでエッチングすることにより形成す
る。その後、レジストを剥離する。これにより、図4
(d)のように、埋め込み配線に必要な接続孔26及び
配線溝25が形成される。
Next, after removing the resist 24a, a new resist 24b is applied, and as shown in FIG. 4 (c), a lower wiring 22 and a connection hole 26 for the upper wiring are formed by photolithography and RIE. The interlayer insulating film 23 is formed by etching until the lower wiring 22 is exposed. After that, the resist is stripped. As a result, FIG.
As shown in (d), the connection hole 26 and the wiring groove 25 necessary for the embedded wiring are formed.

【0008】次に、図4(e)に示すように、CVD法
やスパッタ法により、TiやTiNなどのバリアメタル
膜27を堆積した後、Al、Cuなどの配線材料28を
CVD法やスパッタ法により積層する。
Next, as shown in FIG. 4E, after depositing a barrier metal film 27 such as Ti or TiN by CVD or sputtering, a wiring material 28 such as Al or Cu is deposited by CVD or sputtering. It is laminated by a method.

【0009】次に、CMP法により、接続孔26及び配
線溝27形成箇所以外の部分の配線材料膜28とバリア
メタル膜27を層間絶縁膜23が露出するまで、かつ、
層間絶縁膜23と配線溝25に埋め込まれた配線材料2
8との段差がないように研磨する。これにより、図4
(f)のように、接続孔26及び配線溝25に、下層配
線22と接続された上層配線28が形成される。
Next, the wiring material film 28 and the barrier metal film 27 in portions other than the portions where the connection holes 26 and the wiring grooves 27 are formed are removed by CMP until the interlayer insulating film 23 is exposed, and
Wiring material 2 embedded in interlayer insulating film 23 and wiring groove 25
Polish so that there is no step with 8. As a result, FIG.
As shown in (f), the upper wiring 28 connected to the lower wiring 22 is formed in the connection hole 26 and the wiring groove 25.

【0010】上述の図4の工程では、2回のフォトリソ
グラフィ工程及びエッチング工程を行っている。
In the above-described step of FIG. 4, two photolithography steps and an etching step are performed.

【0011】[0011]

【発明が解決しようとする課題】上述のように、デュア
ルダンシン法を用いて埋め込み配線を形成するには、層
間絶縁膜に接続孔及び配線溝を精度良く形成する必要が
ある。
As described above, in order to form a buried wiring using the dual dansin method, it is necessary to form connection holes and wiring grooves in an interlayer insulating film with high precision.

【0012】このような接続孔及び配線溝を形成するに
は、(1)配線溝を形成した後、接続孔を形成する、
(2)接続孔を形成した後、配線溝を形成する、(3)
配線溝の深さを差し引いた分の層間絶縁膜を堆積した
後、例えばSiN膜などの層間絶縁膜の加工において、
選択性のある膜を積層し、更に、この選択性のある膜を
接続孔のパターンに加工した後、配線溝深さ相当の層間
絶縁膜を堆積し、配線溝パターンのマスクにて配線溝及
び接続孔を同時に加工する等の方法がある。
In order to form such connection holes and wiring grooves, (1) forming the connection holes after forming the wiring grooves;
(2) After forming the connection hole, a wiring groove is formed. (3)
After depositing the interlayer insulating film in an amount obtained by subtracting the depth of the wiring groove, for example, in processing an interlayer insulating film such as a SiN film,
After laminating a film having selectivity, and further processing the film having selectivity into a pattern of a connection hole, an interlayer insulating film equivalent to a wiring groove depth is deposited, and a wiring groove and a wiring groove are formed using a wiring groove pattern mask. There is a method of simultaneously processing the connection holes.

【0013】しかしながら、(1)の方法では、配線溝
の形成はよういであるが、次の接続孔のレジストパター
ンを配線溝の底に形成する時、アスペクト比の大きいレ
ジストパターンが必要になり、高度なリソグラフィ技術
が必要となる。詳しくは、段差のない場合、径が0.4
μmのレジストパターンの形成には、1.0μmのフォ
ーカスマージンが得られるが、この場合、フォーカスマ
ージンは0.2μmと大幅に低下する。
However, in the method (1), although the formation of the wiring groove seems to be good, when a resist pattern for the next connection hole is formed at the bottom of the wiring groove, a resist pattern having a large aspect ratio is required. Advanced lithography technology is required. Specifically, when there is no step, the diameter is 0.4
A 1.0 μm focus margin can be obtained in forming a μm resist pattern, but in this case, the focus margin is significantly reduced to 0.2 μm.

【0014】また、(2)の方法においては、レジスト
パターン形成は容易であるが、接続孔加工後の配線溝加
工時に既に接続孔の底部に下層接続配線溝が露出してい
ることから、下層配線の侵食量がある程度以下に限られ
ている場合、この膜に対して高い選択性の加工技術を要
する。詳しくは、下地電極に、例えばTiSixを用い
ている場合、SiO2膜などの絶縁膜とTiSixとの
エッチングの選択比は、1回のエッチングのみで行われ
る場合は、20程度で良いが、2回露出してしまう場合
は、これの倍程度の選択比が必要となってくる。
In the method (2), although the formation of the resist pattern is easy, the lower connection wiring groove is already exposed at the bottom of the connection hole when the wiring groove is formed after the connection hole processing. When the erosion amount of the wiring is limited to a certain level or less, a processing technique with high selectivity to this film is required. Specifically, when TiSix is used for the base electrode, for example, the selectivity of the etching between the insulating film such as a SiO 2 film and TiSix may be about 20 when only one etching is performed. In the case of repeated exposure, a selection ratio about twice this is required.

【0015】更に、(3)の方法においては、工程が複
雑で、且つ、工程数が多くなるため高コストになる等の
問題もある。
Further, the method (3) has problems that the steps are complicated and the number of steps is large, so that the cost is high.

【0016】[0016]

【課題を解決するための手段】請求項1に記載の本発明
の半導体装置の製造方法は、少なくとも2つの配線が層
間絶縁膜に形成されたコンタクトホールを介して形成さ
れ、且つ、上方に形成された配線は上記層間絶縁膜に埋
設されている半導体装置の製造方法において、第1の配
線を形成した後、層間絶縁膜を形成し、該層間絶縁膜上
に感光性シリコン含有レジストを塗布する工程と、上記
コンタクトホール形成領域は露光せず、第2の配線形成
領域内で且つ該コンタクトホール形成領域以外の第1の
露光領域及び第2の配線形成領域以外の第2の露光領域
を、第1の露光領域の方が露光量が多くなるように露光
する工程と、上記露光されたレジストをシリル化し、シ
リル化されていない上記コンタクトホール形成領域のレ
ジストを除去する工程と、上記シリル化したレジストを
マスクに上記層間絶縁膜を、該層間絶縁膜の膜厚と上記
第2の配線の膜厚との差よりも深く、且つ、上記第2の
配線形成領域上のシリル化されたレジストがすべて除去
されるまでエッチングする工程と、上記シリル化されて
いない第2配線形成領域のレジストを除去する工程と、
上記シリル化したレジストをマスクに上記層間絶縁膜を
上記第2の配線の膜厚だけエッチングすることにより、
上記コンタクトホール及び上記第2の配線用溝を形成す
る工程と、全面に配線材料を堆積し、層間絶縁膜が露出
するまで上記配線材料を研磨により除去することによ
り、上記コンタクトホール及び第2の配線用溝に上記配
線材料を埋め込む工程を有することを特徴とするもので
ある。
According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein at least two wirings are formed via a contact hole formed in an interlayer insulating film and formed above. In the method of manufacturing a semiconductor device in which the formed wiring is embedded in the interlayer insulating film, after forming the first wiring, an interlayer insulating film is formed, and a photosensitive silicon-containing resist is applied on the interlayer insulating film. And exposing the contact hole forming region to light, exposing the first exposure region other than the contact hole forming region and the second exposure region other than the second wiring forming region in the second wiring forming region. A step of exposing the first exposure region so that the exposure amount becomes larger, a step of silylating the exposed resist, and removing a non-silylated resist in the contact hole formation region; And using the silylated resist as a mask, forming the interlayer insulating film deeper than the difference between the thickness of the interlayer insulating film and the thickness of the second wiring and on the second wiring forming region. Etching until all of the silylated resist is removed; and removing the resist in the non-silylated second wiring formation region.
By etching the interlayer insulating film by the thickness of the second wiring using the silylated resist as a mask,
Forming the contact hole and the second wiring groove, and depositing a wiring material on the entire surface and removing the wiring material by polishing until an interlayer insulating film is exposed, whereby the contact hole and the second wiring groove are removed. A step of embedding the wiring material in the wiring groove.

【0017】また、請求項2に記載の本発明の半導体装
置の製造方法は、上記コンタクトホール形成領域は露光
せず、第2の配線形成領域内で且つ該コンタクトホール
形成領域以外の第1の露光領域及び第2の配線形成領域
以外の第2の露光領域を、第1の露光領域の方が露光量
が多くなるように露光する工程が、上記コンタクトホー
ル形成領域のみを覆うマスクを用いて、第1の露光を行
う工程と、第2の配線形成領域のみを覆うマスクを用い
て、第2の露光を行うこと工程と、からなることを特徴
とする、請求項1に記載の半導体装置の製造方法であ
る。
According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the present invention, the first contact hole forming region is not exposed and the first contact hole forming region is formed in the second wiring forming region and other than the first contact hole forming region. The step of exposing the second exposure region other than the exposure region and the second wiring formation region so that the first exposure region has a larger exposure amount uses a mask that covers only the contact hole formation region. 2. The semiconductor device according to claim 1, further comprising: performing a first exposure; and performing a second exposure using a mask that covers only the second wiring formation region. It is a manufacturing method of.

【0018】更に、請求項3に記載の本発明の半導体装
置の製造方法は、上記コンタクトホール形成領域は露光
せず、第2の配線形成領域内で且つ該コンタクトホール
形成領域以外の第1の露光領域及び第2の配線形成領域
以外の第2の露光領域を、第1の露光領域の方が露光量
が多くなるように露光する工程が、上記第1の露光領域
の透過率が上記第2の露光領域の透過率より高く、上記
コンタクトホール形成領域が遮光されている、一のマス
クを用いて露光する工程からなることを特徴とする、請
求項1に記載の半導体装置の製造方法である。
Further, in the method of manufacturing a semiconductor device according to the present invention, the contact hole forming region is not exposed, and the first contact hole forming region is formed in the second wiring forming region and other than the contact hole forming region. The step of exposing the second exposure region other than the exposure region and the second wiring formation region so that the first exposure region has a larger exposure amount includes the step of exposing the transmittance of the first exposure region to the second exposure region. 2. The method for manufacturing a semiconductor device according to claim 1, further comprising the step of exposing using a single mask, the transmittance being higher than the transmittance of the second exposure region and the contact hole formation region being shielded from light. is there.

【0019】[0019]

【発明の実施の形態】以下、一実施の形態に基づいて、
本発明について詳細に説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, based on one embodiment,
The present invention will be described in detail.

【0020】図1は本発明の一実施の形態の半導体装置
の製造工程図であり、図2は図1の前半部分の説明に供
する図であり、図3は図1の後半部分の説明に供する図
である。
FIG. 1 is a view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a view for explaining the first half of FIG. 1, and FIG. 3 is a view for explaining the latter half of FIG. FIG.

【0021】まず、下層電極となるゲート電極2などか
ら成る半導体素子が形成された半導体基板1の上に、プ
ラズマSiO2膜などからなる層間絶縁膜3を2.0μ
m堆積する。さらに、CMP法を用いて、図1(a)の
ように層間絶縁膜3をゲート電極2からの厚さが0.8
μmとなるまで研磨し、層間絶縁膜3を平坦化する。
First, an interlayer insulating film 3 made of a plasma SiO 2 film or the like is formed on a semiconductor substrate 1 on which a semiconductor element made up of a gate electrode 2 serving as a lower electrode and the like is formed.
m. Further, as shown in FIG. 1A, the thickness of the interlayer insulating film 3 from the gate electrode 2 is 0.8
Polishing is performed to a thickness of μm, and the interlayer insulating film 3 is flattened.

【0022】次に、接続孔及び配線溝の加工用マスクを
シリル化法により形成する。本実施の形態では、ネガ型
レジストを用いたシリル化法を説明する。まず、ネフト
キノンジアジドとノボラック樹脂から構成されるネガ型
レジスト4を絶縁膜上に1.0μmの厚さに塗布する。
続いて、レジスト4上に接続孔形成領域以外の領域と配
線溝形成領域以外の領域とに強度が異なる露光を施す。
Next, a mask for processing the connection holes and the wiring grooves is formed by a silylation method. In the present embodiment, a silylation method using a negative resist will be described. First, a negative resist 4 composed of nephtoquinonediazide and a novolak resin is applied on the insulating film to a thickness of 1.0 μm.
Subsequently, the resist 4 is exposed to light having different intensities in a region other than the connection hole forming region and a region other than the wiring groove forming region.

【0023】これにより、図1(b)のように、レジス
ト4上に、露光されていない接続孔形成領域5と、比較
的露光強度が低い接続孔以外の配線溝形成領域6と、比
較的露光強度が高い、接続孔形成領域5及び配線溝形成
領域6以外の領域7の三つの領域が形成される。なお、
この露光強度を変化させる方法について、後述する。
As a result, as shown in FIG. 1B, on the resist 4, a connection hole forming region 5 which is not exposed and a wiring groove forming region 6 other than the connection hole having a relatively low exposure intensity are formed. Three regions other than the connection hole forming region 5 and the wiring groove forming region 6 having a high exposure intensity are formed. In addition,
A method for changing the exposure intensity will be described later.

【0024】次に、レジスト4表面に、180℃で、H
MDS(ヘキサメチルジシラザン)を供給する。これに
より、ノボラック樹脂のフェノール性水酸基にシリル基
が置換、すなわちシリル化される。一方、未露光部では
シリル化は進行しないことから、レジストには、図1
(c)のように露光強度に伴ったシリル化層8が形成さ
れる。
Next, at 180 ° C., H
MDS (hexamethyldisilazane) is supplied. Thereby, the silyl group is substituted for the phenolic hydroxyl group of the novolak resin, that is, the silyl group is silylated. On the other hand, since the silylation does not proceed in the unexposed area, the resist is shown in FIG.
As shown in (c), a silylated layer 8 is formed according to the exposure intensity.

【0025】次に、RIE法により、酸素ガスを用いた
レジストの除去、CHF3とCF4とArとの混合ガスに
より、層間絶縁膜3のエッチング及びレジスト表面のシ
リル化層8除去を繰り返す。これにより、図1(d)の
ように、デュアルダマシン用の接続孔10及び配線溝9
が層間絶縁膜3に形成される。なお、このエッチングを
繰り返す方法は後述する。
Next, the removal of the resist using oxygen gas by RIE, the etching of the interlayer insulating film 3 and the removal of the silylated layer 8 on the resist surface are repeated by a mixed gas of CHF 3 , CF 4 and Ar. Thereby, as shown in FIG. 1D, the connection hole 10 and the wiring groove 9 for dual damascene are used.
Is formed on the interlayer insulating film 3. A method of repeating this etching will be described later.

【0026】次に、接続孔10及び配線溝9を含む層絶
縁膜3表面に自然酸化膜除去工程を施した後、TiNや
Tiからなるバリアメタル11をCVD法を用いて形成
し、さらに、図1(e)に示すように、例えば、Cuな
どの配線材料12を連続堆積する。この後に、配線の埋
め込み性を向上させるため、200〜400℃、30〜
60分間程度の熱処理などを加える場合もある。
Next, after performing a natural oxide film removing step on the surface of the layer insulating film 3 including the connection holes 10 and the wiring grooves 9, a barrier metal 11 made of TiN or Ti is formed by a CVD method. As shown in FIG. 1E, for example, a wiring material 12 such as Cu is continuously deposited. Thereafter, at 200 to 400 ° C. and 30 to
In some cases, heat treatment for about 60 minutes is added.

【0027】次に、CMPにより接続孔10と配線溝9
のみにバリアメタル11と配線材料12を残して、層間
絶縁膜3上のバリアメタル11と配線材料12とを除去
する。これにより、デュアルダマシン法による埋め込み
配線12aが図1(f)に示すように形成される。2層
配線以上の多層配線の記載においても、上記工程を繰り
返しにより、精度よく形成できる。
Next, the connection hole 10 and the wiring groove 9 are formed by CMP.
The barrier metal 11 and the wiring material 12 on the interlayer insulating film 3 are removed, leaving only the barrier metal 11 and the wiring material 12. As a result, the embedded wiring 12a is formed by the dual damascene method as shown in FIG. Even in the description of multi-layer wiring of two or more layers, the above-described steps can be repeated to form the wiring with high accuracy.

【0028】次に、図2を用いて、レジスト表面に強度
変化つける露光方法について、2回露光法を本実施の形
態として説明する。尚、ここではレジスト材料や露光機
などは全て光源がi線として説明するが、本発明は光源
等に限定されるものではない。
Next, with reference to FIG. 2, a description will be given of a double exposure method as an embodiment of the present invention as an exposure method for changing the intensity on the resist surface. Here, the light source of the resist material, the exposure device, and the like are all described as i-rays, but the present invention is not limited to the light source.

【0029】まず、図2(a)に示すように、層間絶縁
膜3上に塗布された1.0μm厚のネガ型レジスト4
に、接続孔形成領域を遮光するマスク13を用いて露光
する。この露光量は初めの条件に対して1/4〜1/2
程度に、比較的低く設定する。詳しくは、レジスト表面
の感光領域が、この後のシリル化工程が完了した時点
で、シリル化層8が膜厚0.15μm程度になるよう
に、例えば、露光時間を8msecに設定すればよい。
First, as shown in FIG. 2A, a 1.0 μm thick negative resist 4 applied on the interlayer insulating film 3 is used.
Next, exposure is performed using a mask 13 that shields the connection hole formation region from light. This exposure amount is 1/4 to 1/2 of the initial condition.
Set relatively low. Specifically, for example, the exposure time may be set to 8 msec so that the photosensitive area on the resist surface has a thickness of about 0.15 μm when the subsequent silylation step is completed.

【0030】続いて、図2(b)に示すように、配線溝
以外を透過するマスク14を用いて露光する。この露光
量は接続孔以外の露光と比べ高く、しかも、後述する絶
縁膜にRIEによって接続孔10を加工するときに、シ
リル化層がなくならないように設定する。詳しくは、シ
リル化工程が完了した時点で、シリル化層8が膜厚0.
6μm程度になるように、例えば、露光時間を420m
secに設定すればよい。このとき、接続孔形成領域
は、配線溝形成領域内あるため露光されない。
Subsequently, as shown in FIG. 2B, exposure is performed by using a mask 14 that passes through portions other than the wiring grooves. This exposure amount is higher than that of the exposure other than the connection holes, and is set so that the silylated layer does not disappear when the connection holes 10 are processed by RIE in the insulating film described later. Specifically, when the silylation step is completed, the silylated layer 8 has a thickness of 0.
For example, the exposure time is set to 420 m so as to be about 6 μm.
Seconds may be set. At this time, the connection hole forming region is not exposed because it is in the wiring groove forming region.

【0031】これにより、露光されていない接続孔形成
領域5と、比較的露光強度が低い接続孔以外の配線溝形
成領域6と、比較的露光強度が高い、接続孔形成領域5
及び配線溝形成領域6以外の領域7が形成される。な
お、この方法は、本発明の実施の形態の1つであり、ほ
かには、露光用マスクにおいて透過光量を調整できるハ
ーフトーンマスク技術を利用することにより、一度の露
光で、レジスト表面に所望の強度分布を形成する方法な
ども有効である。
As a result, the connection hole forming region 5 which has not been exposed, the wiring groove forming region 6 other than the connection hole having a relatively low exposure intensity, and the connection hole forming region 5 having a relatively high exposure intensity.
In addition, a region 7 other than the wiring groove forming region 6 is formed. Note that this method is one of the embodiments of the present invention. In addition, by using a halftone mask technology capable of adjusting the amount of transmitted light in an exposure mask, a desired exposure can be performed on the resist surface in one exposure. A method of forming an intensity distribution of the above is also effective.

【0032】次に、図3を用いて、層間絶縁膜3に接続
孔10及び配線溝9をRIEによって加工する方法を説
明する。尚、RIE装置としてマグネトロン型RIEを
用いた実施の形態にて説明するが、本発明はこれに限定
されるものではない。
Next, a method of processing the connection holes 10 and the wiring grooves 9 in the interlayer insulating film 3 by RIE will be described with reference to FIG. Although an embodiment using a magnetron type RIE as the RIE apparatus will be described, the present invention is not limited to this.

【0033】まず、図3(a)に示す、シリル化レジス
トパターンをマスクにシリル化されていない接続孔形成
領域のレジスト4を、O2を10sccm、CO2を10
sccm、圧力を20mTorr、磁場強度40Gau
ss、RFパワーを300Wとして、除去する。
Firstly, shown in FIG. 3 (a), the resist 4 of the connection hole forming region that is not silylated silylated resist pattern as a mask, the O 2 10 sccm, CO 2 and 10
sccm, pressure 20 mTorr, magnetic field strength 40 Gau
ss, RF power is set to 300 W, and removed.

【0034】次に、図3(c)に示すように、接続孔形
成領域の層間絶縁膜3をCHF3を50sccm、CF4
を20sccm、Arを100sccm、圧力を200
mTorr、磁場強度を80Gauss、RFパワーを
700Wとして、層間絶縁膜3を膜厚0.8μmから所
定の配線溝深さ(0.4μm)を差し引いた量以上をエ
ッチングする。
Next, as shown in FIG. 3 (c), the interlayer insulating film 3 in the connection hole forming region is made of 50 sccm CHF 3 and CF 4
20 sccm, Ar 100 sccm, pressure 200
At mTorr, a magnetic field strength of 80 Gauss, and an RF power of 700 W, the interlayer insulating film 3 is etched by an amount equal to or more than a value obtained by subtracting a predetermined wiring groove depth (0.4 μm) from a film thickness of 0.8 μm.

【0035】このときのエッチング量の上限は、配線溝
形成領域以外の部分のシリル化層9がなくなるまでで、
エッチングでのシリル化層8と層間絶縁膜3との選択比
が1の場合、エッチング深さは0.6μmになる。この
とき、接続孔以外の配線溝部のレジスト表面の0.15
μm厚のシリル化層8は除去され、下のレジスト4の表
面が露出する。
At this time, the upper limit of the etching amount is determined until the silylated layer 9 in a portion other than the wiring groove forming region disappears.
When the selectivity between the silylated layer 8 and the interlayer insulating film 3 in the etching is 1, the etching depth is 0.6 μm. At this time, 0.15% of the resist surface of the wiring groove portion other than the connection hole was formed.
The μm-thick silylated layer 8 is removed, exposing the surface of the underlying resist 4.

【0036】次に、図3(d)に示すように、表面が露
出されたレジスト4を上述のレジスト除去条件で除去
し、さらに、図3(e)のように、上述の層間絶縁膜3
のエッチング条件にて配線溝9を0.4μmの深さまで
エッチングする。このとき、同時に接続孔10形成のた
めのエッチングは進行し、過剰なエッチングを行わず、
接続孔10及び配線溝9が同時に加工できる。その後、
図1に示すように、バリアメタルの形成、配線材料の埋
め込み等を行い、埋め込み配線12aを形成する。
Next, as shown in FIG. 3D, the resist 4 whose surface has been exposed is removed under the above-described resist removal conditions, and further, as shown in FIG.
Under the above etching conditions, the wiring groove 9 is etched to a depth of 0.4 μm. At this time, etching for forming the connection hole 10 proceeds at the same time, and excessive etching is not performed.
The connection hole 10 and the wiring groove 9 can be processed at the same time. afterwards,
As shown in FIG. 1, formation of a barrier metal, embedding of a wiring material, and the like are performed to form an embedded wiring 12a.

【0037】[0037]

【発明の効果】以上、詳細に説明したように、本発明に
よれば、Al、Cuなどの配線をデュアルダマシン法に
より形成するためのコンタクトホール及び配線溝の形成
を従来のリソグラフィ技術、RIE技術によりより容易
に精度良く形成でき、工程数すなわち生産コストも低減
することができる。
As described above in detail, according to the present invention, the formation of contact holes and wiring trenches for forming wirings of Al, Cu and the like by the dual damascene method can be performed by the conventional lithography technology or RIE technology. Accordingly, it can be formed more easily and accurately, and the number of steps, that is, the production cost can be reduced.

【0038】また、マスクパターンで透過率を変化させ
ることで、露光回数を1回に低減することができ、さら
なる精度向上、工程数削減も可能となる。
Further, by changing the transmittance by the mask pattern, the number of exposures can be reduced to one, and the accuracy can be further improved and the number of steps can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施の形態の半導体装置の製造工程
図である。
FIG. 1 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.

【図2】図1の前半工程の説明に供する図である。FIG. 2 is a diagram provided for explanation of a first half step of FIG. 1;

【図3】図1の後半工程の説明に供する図である。FIG. 3 is a diagram provided for explanation of a latter half process of FIG. 1;

【図4】従来のデュアルダマシン工程の説明に供する図
である。
FIG. 4 is a diagram provided for explanation of a conventional dual damascene process.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 ゲート電極 3 絶縁膜 4 レジスト 5 露光されていない接続孔形成領域 6 比較的露光強度が低い、接続孔以外の配線溝形成領
域 7 比較的露光強度が高い、接続孔形成領域及び配線溝
形成領域以外の領域 8 シリル化層 9 配線溝 10 接続孔 11 バリアメタル 12 配線材料 12 埋め込み配線12a
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Gate electrode 3 Insulating film 4 Resist 5 Connection hole formation area which is not exposed 6 Wiring groove formation area other than connection hole with relatively low exposure intensity 7 Connection hole formation area and wiring with relatively high exposure intensity Region other than groove forming region 8 Silylation layer 9 Wiring groove 10 Connection hole 11 Barrier metal 12 Wiring material 12 Embedded wiring 12a

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも2つの配線が層間絶縁膜に形
成されたコンタクトホールを介して形成され、且つ、上
方に形成された配線は上記層間絶縁膜に埋設されている
半導体装置の製造方法において、 第1の配線を形成した後、層間絶縁膜を形成し、該層間
絶縁膜上に感光性シリコン含有レジストを塗布する工程
と、 上記コンタクトホール形成領域は露光せず、第2の配線
形成領域内で且つ該コンタクトホール形成領域以外の第
1の露光領域及び第2の配線形成領域以外の第2の露光
領域を、第1の露光領域の方が露光量が多くなるように
露光する工程と、 上記露光されたレジストをシリル化し、シリル化されて
いない上記コンタクトホール形成領域のレジストを除去
する工程と、 上記シリル化したレジストをマスクに上記層間絶縁膜
を、該層間絶縁膜の膜厚と上記第2の配線の膜厚との差
よりも深く、且つ、上記第2の配線形成領域上のシリル
化されたレジストがすべて除去されるまでエッチングす
る工程と、 上記シリル化されていない第2配線形成領域のレジスト
を除去する工程と、 上記シリル化したレジストをマスクに上記層間絶縁膜を
上記第2の配線の膜厚だけエッチングすることにより、
上記コンタクトホール及び上記第2の配線用溝を形成す
る工程と、 全面に配線材料を堆積し、層間絶縁膜が露出するまで上
記配線材料を研磨により除去することにより、上記コン
タクトホール及び第2の配線用溝に上記配線材料を埋め
込む工程を有することを特徴とする、半導体装置の製造
方法。
1. A method of manufacturing a semiconductor device, wherein at least two wirings are formed via contact holes formed in an interlayer insulating film, and wirings formed above are embedded in the interlayer insulating film. Forming an interlayer insulating film after forming the first wiring, applying a photosensitive silicon-containing resist on the interlayer insulating film, exposing the contact hole forming region to light, And exposing a first exposure region other than the contact hole formation region and a second exposure region other than the second wiring formation region such that the first exposure region has a larger exposure amount. A step of silylating the exposed resist and removing the resist in the non-silylated contact hole formation region, and using the silylated resist as a mask to form the interlayer insulating film, Etching deeper than the difference between the thickness of the interlayer insulating film and the thickness of the second wiring, and removing all silylated resist on the second wiring formation region; Removing the resist in the second wiring formation region that has not been silylated; and etching the interlayer insulating film by the thickness of the second wiring using the silylated resist as a mask.
Forming the contact hole and the second wiring groove; and depositing a wiring material on the entire surface and removing the wiring material by polishing until an interlayer insulating film is exposed, thereby forming the contact hole and the second wiring groove. A method for manufacturing a semiconductor device, comprising a step of embedding the wiring material in a wiring groove.
【請求項2】 上記コンタクトホール形成領域は露光せ
ず、第2の配線形成領域内で且つ該コンタクトホール形
成領域以外の第1の露光領域及び第2の配線形成領域以
外の第2の露光領域を、第1の露光領域の方が露光量が
多くなるように露光する工程が、 上記コンタクトホール形成領域のみを覆うマスクを用い
て、第1の露光を行う工程と、 第2の配線形成領域のみを覆うマスクを用いて、第2の
露光を行うこと工程と、からなることを特徴とする、請
求項1に記載の半導体装置の製造方法。
2. A first exposure region other than the contact hole formation region and a second exposure region other than the contact hole formation region in the second wiring formation region without exposing the contact hole formation region. Exposing the first exposure region so that the exposure amount is larger in the first exposure region, using a mask that covers only the contact hole formation region; 2. The method of manufacturing a semiconductor device according to claim 1, comprising: performing a second exposure using a mask that covers only the second exposure. 3.
【請求項3】 上記コンタクトホール形成領域は露光せ
ず、第2の配線形成領域内で且つ該コンタクトホール形
成領域以外の第1の露光領域及び第2の配線形成領域以
外の第2の露光領域を、第1の露光領域の方が露光量が
多くなるように露光する工程が、 上記第1の露光領域の透過率が上記第2の露光領域の透
過率より高く、上記コンタクトホール形成領域が遮光さ
れている、一のマスクを用いて露光する工程からなるこ
とを特徴とする、請求項1に記載の半導体装置の製造方
法。
3. A first exposure region other than the contact hole formation region and a second exposure region other than the contact hole formation region in the second wiring formation region without exposing the contact hole formation region. Exposing the first exposure region to have a larger exposure amount, the transmittance of the first exposure region is higher than the transmittance of the second exposure region, and the contact hole formation region is 2. The method for manufacturing a semiconductor device according to claim 1, comprising a step of exposing using a single mask that is shielded from light.
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* Cited by examiner, † Cited by third party
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