KR20040095927A - 반도체 소자의 제조방법 - Google Patents

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KR20040095927A
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Abstract

본 발명은 평탄화 및 소자분리를 위한 막의 CMP 공정 후 웨이퍼 내에서 막이 우수한 두께 균일도 및 평탄화 특성을 갖도록 하여 소자의 패일을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 반도체 기판 상에 소정의 막을 형성하는 단계; 및 막을 화학기계연마에 의해 소정 두께만큼 연마하는 단계를 포함하고, 막은 기판의 중앙에 비해 에지에서 두꺼운 두께는 가지는 반도체 소자의 제조방법에 의해 달성될 수 있다. 여기서, 막은 화학기상증착으로 형성하는데, 이때 증착장비의 샤워헤드의 홀이 중앙부에 비해 에지부에서 높은 밀도 또는 큰 크기를 갖도록 하거나, 샤워헤드의 홀이 중앙부에 비해 에지부에서 높은 밀도 및 큰 크기를 갖도록 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 화학기계연마 (Chemical Mechanical Polishing; CMP) 공정을 적용하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 디램(DRAM; Dynamic Random Access Memory)이나 에스램(SRAM; Static Random Access Memory) 및 로직 제품 등의 반도체 소자 제조시 셀영역(cell region)과 주변영역(periphery region)간의 표면단차를 줄이기 위한 산화막 등의 층간절연막 평탄화 및 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)막의 분리 측면에서 CMP 공정이 필수적이다.
여기서, CMP 공정은 통상적으로 웨이퍼에 비해 수배 큰 반경을 가지는 원형의 연마패드 상에 노즐을 통하여 지속적으로 슬러리(slurry)를 분사하면서 슬러리가 도포된 상태의 연마패드에 웨이퍼를 마찰시켜 웨이퍼의 표면을 연마하는 것으로 이루어진다.
이러한 CMP 공정에 의한 종래의 산화막 평탄화 공정을 살펴보면, 도 1a에 도시된 바와 같이, 소정의 공정이 완료된 반도체 기판(10) 상에 화학기상증착 (Chemical Vapor Deposition; CVD)에 의해 층간절연막으로서 산화막(11)을 증착한다. 이때, CVD는 통상적으로 기판(10) 전체에 균일한 두께로 산화막(11)이 증착되도록, CVD 장비의 샤워헤드(showerhead)가 균일한 홀밀도(hole density)를 갖도록하여 수행한다. 그 다음, 도 1b에 도시된 바와 같이, CMP 공정에 의해 소정 두께만큼 산화막(11)을 연마한다.
그러나, CMP 공정시 슬러리가 웨이퍼 에지로부터 중앙으로 유입되고 웨이퍼(기판) 에지부와 연마패드와의 접촉면적이 많아짐에 따라, 웨이퍼의 중앙에 비해 에지의 연마속도(polishing rate)가 빠르게 나타나서, 도 1b 및 도 2에 나타낸 바와 같이, 산화막(11) 두께가 웨이퍼의 중앙에 비해 에지에서 현저하게 낮아지게 되어 두께 균일도 및 평탄화 특성을 저하시킴으로써 후속 공정에 악영향을 미치게 된다. 즉, 이러한 상태에서 CMP 공정에 의한 LPP막의 분리를 수행하게 되면 웨이퍼 에지의 연마속도가 더욱더 빨라지게 되어, 도 3에 나타낸 바와 같이, 웨이퍼 중앙에 비해 에지의 막두께가 더욱더 낮아지는 현상이 발생하게 된다. 또한, 막두께 차이로 인하여, 도 4에 나타낸 바와 같이, 막두께가 낮은 에지로 갈수록 게이트 하드마스크인 질화막의 두께가 감소하게 되고, 이러한 웨이퍼 에지부의 낮은 게이트 하드마스크 두께에 의해 후속 캐패시터의 스토리지노드 콘택(Storage Node Contact; SNC) 형성을 위한 자기정렬콘택(Self Alinged Contact; SAC) 공정시 게이트의 노출가능성이 커지게 된다. 이에 따라, 심한 경우에는 게이트와 SNC가 단락(short)되어 SAC 불량을 발생함으로써, 결국 소자의 패일을 유발하게 되는 것이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 평탄화 및 소자분리를 위한 막의 CMP 공정 후 웨이퍼 내에서 막이 우수한 두께균일도 및 평탄화 특성을 갖도록 하여 소자의 패일을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 CMP 공정에 의한 종래의 산화막 평탄화 공정을 설명하기 위한 단면도.
도 2는 산화막 CMP 공정 후의 웨이퍼를 3차원적으로 나타낸 도면.
도 3은 LPP막 CMP 공정 후의 웨이퍼를 3차원적으로 나타낸 도면.
도 4는 웨이퍼의 중앙을 기준으로 에지방향으로의 웨이퍼 반경(radius)에 따른 게이트 하드마스크 두께를 나타낸 도면.
도 5a 및 도 5b는 본 발명의 실시예에 따른 산화막 평탄화 공정을 설명하기 위한 단면도.
도 6 및 도 7은 본 발명의 산화막 증착시 사용되는 CVD 장비를 간략하게 나타낸 도면.
※도면의 주요부분에 대한 부호의 설명
50 : 반도체 기판 51 : 산화막
100 : 히터 200 : 샤워헤드
H1, H2 : 홀
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 소정의 막을 형성하는 단계; 및 막을 화학기계연마에 의해 소정 두께만큼 연마하는 단계를 포함하고, 막은 기판의 중앙에 비해 에지에서 두꺼운 두께는 가지는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 막은 화학기상증착으로 형성하는데, 이때 증착장비의 샤워헤드의 홀이 중앙부에 비해 에지부에서 높은 밀도 또는 큰 크기를 갖도록 하거나, 샤워헤드의 홀이 중앙부에 비해 에지부에서 높은 밀도 및 큰 크기를 갖도록 한다. 또한, 막은 층간절연막 또는 랜딩플러그폴리실리콘막일 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 산화막 평탄화 공정을 설명하기 위한 단면도이다.
도 5a를 참조하면, 소정의 공정이 완료된 반도체 기판(50) 상에 CVD에 의해 층간절연막으로서 산화막(51)을 증착한다. 이때, CVD는 종래와 달리 산화막(51)이 기판(50), 즉 웨이퍼의 중앙에 비해 에지에서 두껍게 형성되도록, CVD 장비의 샤워헤드가 중앙부 및 에지부에서 서로 다른 홀밀도 또는 홀크기를 갖도록 하여 수행한다. 즉, 도 6 및 도 7은 CVD 장비를 간략하게 나타낸 도면으로서, 도 6에 도시된 바와 같이, 샤워헤드(200)의 홀(H1)이 중앙부에 비해 에지부에서 높은 밀도를 갖도록 하거나, 도 7에 도시된 바와 같이, 샤워헤드(200)의 홀(H2)이 중앙부에 비해 에지부에서 큰 크기를 갖도록 하여 CVD를 수행한다. 도 6 및 도 7에서 도면부호 100은 히터(heater)를 나타낸다.
도 5b를 참조하면, CMP 공정에 의해 산화막(51)을 소정 두께만큼 연마한다. 이때, 중앙에 비해 에지의 연마속도가 빠르더라도, 산화막(51)이 기판(50)의 중앙에 비해 에지에서 두꺼운 두께를 가지기 때문에 CMP 공정 후 산화막(51)이 균일한 두께 및 우수한 평탄화 특성을 가짐에 따라 후속 공정을 용이하게 수행할 수 있게 된다.
상기 실시예에 의하면, CVD 장비의 샤워헤드의 홀밀도 및 홀크기를 조절하는 것에 의해, 웨이퍼의 중앙에 비해 에지에서 두껍게 산화막이 형성되도록 하여 CMP 공정 후 산화막의 두께 균일도 및 평탄화 특성을 개선함으로써, 후속 SNC 형성을 위한 SAC 공정시 게이트와 SNC 단락으로 인한 SAC 불량 및 이에 따라 소자 패일 등의 문제를 방지할 수 있게 된다.
한편, 상기 실시예에서는 산화막이 웨이퍼의 중앙에 비해 에지에서 두껍게 형성되도록 하기 위하여, CVD 장비의 샤워헤드의 홀밀도나 홀크기 중 하나만을 조절하였지만, 홀밀도 및 홀크기를 모두 조절하는 것도 가능하다.
또한, 상기 실시예에서는 CMP에 의한 산화막의 평탄화 공정시에만 한정하여설명하였지만, CMP에 의한 LPP막의 분리공정시에도 동일하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 CVD 장비의 샤워헤드의 홀밀도 및 홀크기를 조절하는 것에 의해 웨이퍼의 중앙에 비해 에지에서 두껍게 막이 형성되도록 하여 평탄화 및 소자분리를 위한 막의 CMP 공정 후 웨이퍼 내에서 막의 두께 균일도 및 평탄화 특성을 향상시킴으로써 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 소정의 막을 형성하는 단계; 및
    상기 막을 화학기계연마에 의해 소정 두께만큼 연마하는 단계를 포함하고,
    상기 막은 상기 기판의 중앙에 비해 에지에서 두껍게 형성하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 막은 화학기상증착으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 화학기상증착시 증착장비의 샤워헤드의 홀이 중앙부에 비해 에지부에서 높은 밀도 또는 큰 크기를 갖도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 화학기상증착시 증착장비의 샤워헤드의 홀이 중앙부에 비해 에지부에서 높은 밀도 및 큰 크기를 갖도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 막은 층간절연막 또는 랜딩플러그폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020030026955A 2003-04-29 2003-04-29 반도체 소자의 제조방법 KR20040095927A (ko)

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* Cited by examiner, † Cited by third party
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