KR20040094616A - 링크 클락 비율과 픽셀/오디오 클락 비율을 위한 계산 방법 - Google Patents

링크 클락 비율과 픽셀/오디오 클락 비율을 위한 계산 방법 Download PDF

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제네시스 마이크로칩 인코포레이티드
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Abstract

링크 비율과 픽셀/오디오 비율을 위한 계산 방법이다. 상기 방법은 210*33*57*111Hz 와 같은 마스터 주파수 23.76GHz 에 기초한 네 개의 변수들 A, B, C, D 은 지닌 링크 비율과 픽셀/오디오 클락 비율을 표현하고, 상기 링크 클락으로부터 픽셀/오디오 클락을 재 발생시킴으로써 수행될 수 있다.

Description

링크 클락 비율과 픽셀/오디오 클락 비율을 위한 계산 방법{ENUMERATION METHOD FOR THE LINK CLOCK RATE AND THE PIXEL/AUDIO CLOCK RATE}
당해 발명은 디스플레이 장치들에 관련된 것이다. 보다 상세히, 당해 발명은 비디오 장치들로 비디오 소스들을 결합하기 위해 적합한 디지털 디스플레이 인터페이스에 관한 것이다.
일반적으로, 비디오 디스플레이 기술이 아날로그 타입 디스플레이 장치들(예를 들어 음극관 튜브들)이나 디지털 타입 디스플레이 장치들(예를 들어, 액상 크리스털 디스플레이, 또는 LCD, 플라즈마 스크린 등)로 나뉜다면, 각각은 성공적으로 이미지를 디스플레이 하기 위해 입력 신호들에 의해 구동될 것이다. 예를 들어, 특정 아날로그 시스템이 통신 링크를 경유하여 디스플레이 장치( 때때로, 비디오 싱크를 언급한다)에 직접적으로 연결된 아날로그 소스를 포함한다. 그 통신 링크는 특히 당업자에게 잘 알려진 케이블의 형태를 취한다.(예를 들어 PC의 경우 아날로그 VGA 케이블, 그렇지 않으면 VGA DB15 케이블을 언급한다). 예를 들어, 그 VGA DB15 케이블은 15 핀들을 포함하고, 그들 각각은 특정 신호를 운반하도록 정렬된다.
VGA DB15 케이블의 이점들 중의 하나는 크거나 확장하는 설치된 베이스에 따라, 케이블의 편재하는(ubiquitous) 성질이다. 위에서 설명된 아날로그 시스템이 우세하는 한, VGA DB15 보다는 다른 케이블 형태로부터 멀리 이동할 적은 동기 유발이 있다.
그러나 최근, 디지털 시스템들의 폭발적인 성장은 디지털 영상 인터페이스(DVI) 케이블과 같이 유능한 디지털 케이블들의 이용을 더 바람직하게 만들어 왔다. DVI는 디지털 디스플레이 워킹 그룹(DDWG)에 의해 생성된 디지털 인터페이스 표준이다. 데이터는 최소 변환 미분 신호(TMDS)를 이용하여 전송되며, 이 때 PC의 그래픽 서브시스템으로부터 디스플레이까지 디지털 신호를 제공한다. DVI는 160MHz 이상의 대역폭들을 처리하고 따라서 단일 링크의 세트와 함께 UXGA 와HDTV를 지원한다.
오늘날의 디스플레이 상호 연결 전망은 랩톱과 다른 한 세트로 된(all-in-one)장치들 이내의 내부연결 장치들을 위한 LVDS(디지털)과 마찬가지로, 데스크톱 디스플레이 상호 연결 장치를 위한 VGA(아날로그)와 DVI(디지털)를 포함한다. 그래픽 IC 매각인들, 디스플레이 제어기 IV 매각인들, 모니터 제조자들과 데스크톱 소비자들뿐만 아니라 PCOEM들은 하나 또는 다른 정도까지 반드시 그들의 디자인, 상품 정의, 제조, 마케팅 그리고 구매 결정들로 인터페이스 선택으로서 행동하여야 한다. 예를 들어, 만일 소비자가 아날로그 VGA 인터페이스와 함께 PC를 구매할 때, 그 소비자는 아날로그 모니터 또는 디지털 모니터 중의 하나를 구입하여야 하며, 이 때VGA 인터페이스에 의해 제공되는 그 아날로그 비디오 신호는 인라인 아날로그 디지털 변환기(ADC) 또는 특정 모니터로의 ADC로 만들어진 것을 통해 디지털화된다.
게다가, 링크 클락으로부터 픽셀 클락을 재 발생하기 위한 단순한 계산 방법을 지니는 것이 더 바람직하다.
원래 흐름 비율과 일치하는 소스 패킷 데이터를 수신하기 위해 배열된 소스 장치에 결합된 송신기 유닛을 포함하는 멀티미디어 싱크 장치와 멀티미디어 소스 장치를 결합하기 위해 배열된 패킷 기반 디스플레이 인터페이스에서, 수신기 유닛이 싱크 장치에 결합되고, 그리고 이 때, 링킹 유닛은 상기 송신기 유닛과 상기 수신기 유닛간의 원래 흐름 비율에 독립적인 링크 비율과 일치하는 소스 패킷에 기초한 다수의 멀티미디어 데이터 패킷들로 형성되는 멀티미디어 데이터 패킷 흐름을 전송하기 위해 배열된 송신기 유닛과 수신기 유닛을 결합한다. 링크 비율과 픽셀/오디오 비율을 위한 계산 방법이다. 상기 방법은 210*33*57*111Hz 와 같은 마스터 주파수 23.76GHz 에 기초한 네 개의 변수들 A, B, C, D 은 지닌 링크 비율과 픽셀/오디오 클락 비율을 표현하고, 상기 링크 클락으로부터 픽셀/오디오 클락을 재 발생시킴으로써 수행될 수 있다.
또 다른 실시예는, 210*33*57*111Hz 와 같은 마스터 주파수 23.76GHz 에 기초한 네 개의 변수들 A, B, C, D 은 지닌 링크 비율과 픽셀/오디오 클락 비율을 표현하기 위한 컴퓨터 코드, 상기 링크 클락으로부터 픽셀/오디오 클락을 재 발생시키기 위한 컴퓨터 코드, 그리고 상기 컴퓨터 코드를 저장하기 위한 컴퓨터 판독형 매체이다.
도 1은 당해 발명의 실시예와 일치하는 크로스 플랫폼 디스플레이 인터페이스(100)의 일반화된 표현을 보여준다.
도 2A-2C 는 당해 발명의 다수의 실시예와 일치하는 비디오 소스와 비디오 디스플레이 유닛을 연결하기 위해 사용되는 비디오 인터페이스 시스템을 표현한다.
도 3 은 당해 발명의 실시예와 일치하는 대표 메인 링크 속도들을 보여준다.
도 4A 는 당해 발명의 실시예와 일치하는 메인 링크 데이터 패킷을 보여준다.
도 4B 는 당해 발명의 실시예와 일치하는 메인 링크 패킷 헤더를 보여준다.
도 5A 는 당해 발명의 실시예와 일치하는 서브-패킷 봉입과 다수의-패킷 멀티 플렉싱을 제공하기 위해 배열된 시스템을 보여준다.
도 5B 는 도 5A 내에서 보이는 시스템의 또 다른 구현을 보여준다.
도 6 은 도 5에서 보이는 흐름의 예에 따라 멀티플렉스 메인 링크 흐름의 하이-레벨 다이어그램을 보여준다.
도 7 은 당해 발명과 일치하는 데이터 흐름의 다른 실시예를 보여준다.
도 8은 당해 발명과 일치하는 멀티플렉스 데이터 흐름의 또 다른 실시예를 보여준다.
도 9A 는 당해 발명과 일치하는 대표적인 서브-패킷을 보여준다.
도 9B 는 당해 발명과 일치하는 대표적인 메인 링크 데이터 패킷을 보여준다.
도 10 은 선택적으로 리프레시(refreshed) 된 그래픽 이미지의 예를 보여준다.
도 11 은 당해 발명의 실시예와 일치하는 대표적인 링크 트레이닝 패턴을 보여준다.
도 12 는 당해 발명의 실시예와 일치하는 시스템의 논리적 계층화(layering)를 보여준다.
도 13 은 당해 발명의 실시예와 일치하는 8B/10B를 이용하는 대표적인 특별 문자 맵핑을 보여준다.
도 14 는 당해 발명의 실시예와 일치하는 대표적인 맨체스터 Ⅱ 인코딩 구조를 보여준다.
도 15 는 당해 발명의 실시예와 일치하는 대표적 보조 채널 전기 서브 레이어를 보여준다.
도 16 은 당해 발명의 실시예와 일치하는 대표적인 메인 링크 전기 서브 레이어를 보여준다.
도 17은 당해 발명의 실시예와 일치하는 대표적 커넥터를 보여준다.
도 18은 당해 발명의 실시예와 일치하는 소스 단계 다이어그램을 보여준다.
도 19는 당해 발명의 실시예와 일치하는 디스플레이 단계 다이어그램을 보여준다.
도 20-24 는 당해 발명의 구현에 기초한 다양한 컴퓨터를 표현한다.
도 25는 당해 발명의 실시예와 일치하는 기능적 모드의 인터페이스를 결정하기 위한 상세한 플로우차트를 보여준다.
도 26 은 당해 발명의 다른 측면들과 일치하는 실시간 비디오 이미지 성질 체크를 제공하기 위한 프로세스의 상세한 플로우차트를 보여준다.
도 27 은 당해 발명의 실시예와 일치하는 링크 셋 업 프로세스를 위한 플로우차트를 보여준다.
도 28 은 당해 발명의 실시예와 일치하는 트레이닝 세션을 수행하기 위한 프로세스를 위한 플로우차트를 보여준다.
도 29 는 당해 발명의 구현에 고용된 컴퓨터 시스템을 표현한다.
첨부되는 도면에서 표현되는 당해 발명의 특정 실시예에 대하여 여기에서 상세히 설명할 것이다. 당해 발명이 특정 실시예와 함께 설명되는 동안, 설명된 발명의 실시예에만 당해 발명이 제한되는 것은 아니다.
당해 발명의 인터페이스는 포인트-대-포인트, 패킷-기반, 플러그&플레이, 함께 사용하기에 적합하도록 열리거나 오를 수 있는(scalable) 직렬의 디지털 디스플레이인터페이스, 그러나 여기에 제한되지 않고, 노트북/한 세트로 된 PC의 것 이내에 LCD 연결기를 제공하는 것과 마찬가지의 데스크톱 모니터들, 그리고 HDTV 디스플레이 등을 포함하는 소비자 전기 디스플레이 장치들이다. 단일 비디오 레스터에 Vsync, Hsync, DE 등과 같은 시간 신호들을 더하여 전송하는 종래의 디스플레이 인터페이스들과는 달리, 그 발명의 인터페이스는 물리적 링크 이내에 설립된 " 가상 파이프"의 형태 내에 동시에 하나 이상의 패킷 흐름들을 전송하는 것이 가능한 멀티-스트림 패킷 전송의 시스템을 제공한다.
예를 들어, 도 1은 당해 발명의 실시예와 일치하는 디지털 비디오 디스플레이 인터페이스(100)에 기초한 크로스 플랫폼 패킷의 일반적인 표현을 보여준다. 상기 인터페이스(100)는 전송기(102)를 물리적 링크(106)를 경유하여 수신기(104)로 연결된다. 상기 설명된 실시예에서, 다수의 데이터 스트림들(108-112)은 수신기(102)에서 수신되고, 필요하다면, 대응하는 데이터 패킷들(114)의 수로 패킷화 한다. 이러한 데이터 패킷들은 그 후 대응하는 데이터 흐름으로 변환되고 , 그들의 각각은 수신기(104)쪽으로 관련된 가상 파이프(116-120)를 경유하여 패스된다. 주의할 것은 각각의 가상 링크를 위한 링크 속도는 관련된 링크 속도(이들의 각각은 특정 데이터 흐름에 따라 서로 다를 수 있다)를 지니는 각각의 데이터 흐름들을 전송하는 물리적 링크(106) 내에서 초래하는 특정 데이터 흐름을 위해 최적화된다. 그 데이터 흐름들(110-114)은 비디오, 그래픽, 오디오 등과 같은 어떠한 형태로 받아들여질 수 있다.
특히, 소스가 비디오 소스일 때, 상기 데이터 흐름들(110-114)은 혼합 비디오, 직렬 디지털, 병렬 디지털, RGB, 또는 소비자 디지털 비디오와 같은 잘-알려진 포맷들의 타입과 수를 지닐 수 있다. 상기 비디오 신호는 예를 들어, 아날로그 텔레비전, 스틸 카메라, 아날로그 VCR, DVD 플레이어, 캠코더, 레이져 디스크 플레이어, TV 튜너, 셋 톱 박스(위성 DSS 또는 케이블 신호를 지니는)등과 같은 아날로그 비디오 소스의 일부 형태를 포함하는 소스(102)에 의해 제공되는 아날로그 비디오 신호가 될 수 있다. 그 소스(102)는 또한 디지털 텔레비전(DTV), 디지털 스틸 카메라 등과 같은 디지털 이미지 소스를 포함할 수 있다. 그 디지털 비디오 신호는 표준 480 프로그레시브 스캔 비디오와 마찬가지로 SMPTE 274M-1995(1920 * 1080 해상도, 프로그레시브 또는 인터레이스 스캔), SMPTE 296M-1997(1280 * 720 해상도, 프로그레시브 스캔)과 같은 잘-알려진 타입이나 수가 될 수 있다.
소스(102)가 아날로그 이미지 신호를 제공할 때, 아날로그-대-디지털 변환기(A/D)는 아날로그 전압이나 현 신호를 디지털로 인코드 된 수(신호)의 분절된 연속으로 변환하고, 이 때 디지털 프로세싱에 적합하게 적절한 디지털 이미지 데이터 워드를 형성한다. 어떠한 다양한 종류의 A/D 컨버터도 이용될 수 있다. 실시예에 따라, 다른 A/D 컨버터들은, 예를 들어 Philips, Texas Instrument, Analog Devices, Brooktree, 그리고 다른 곳에 의해 제조된 것을 포함한다.
예를 들어, 만일 데이터 흐름(110)이 아날로그 타입 신호라면, 전송기(102)에 결합되거나 또는 그 안에 포함된 그 아날로그 디지털 변환기는 디지털화된 데이터 흐름(110)을 다수의 데이터 패킷들(114)로 변환하고, 그 각각은 가상 링크(116)를 경유하여 수신기(104)로 전송되는 각각의 디지털화된 데이터흐름은(110) 다수의 데이터 패킷들(114)로 변환시키는 패킷타이저(packetizer)에 의해 패킷으로 분할되는 아날로그 데이터를 디지털화 한다. 상기 수신기(104)는 그 후 그들의 원 포맷 쪽으로 적절히 데이터 패킷들을 재결합함으로써 데이터 흐름(110)을 재구성할 것이다. 주의할 것은 그 링크 속도는 원래의 흐름 속도와 무관하다는 점이다. 단지 요구되는 것은 전송되는 데이터 흐름의 집합 대역폭보다 물리적 링크(106)의 링크 대역폭이 더 높아야 하는 점이다. 설명된 실시예에서, 그 들어오는 데이터(예를 들어 비디오 데이터의 경우 픽셀 데이터)는 데이터 맵핑 정의에 기초한 각각의 가상 링크에 대하여 꽉 찬다. 이런 방법으로, 그 물리적 링크(106)( 또는 가상 링크의 다른 성분)는, 종래의 DVI와 같은 것이 하는 것처럼, 링크 문자 클락마다 하나의 픽셀 데이터를 전송하지 못한다.
이런 방식으로, 그 인터페이스(100)는 단지 비디오와 그래픽 데이터 뿐만을 위해서가 아니라 요구되는 오디오 및 다른 응용 데이터의 전송을 위한 스케일러블(scaleable) 매체를 제공한다. 그러나 또한 오디오나 다른 응용 데이터도 요구된다. 게다가, 그 발명은 핫-플러그 이벤트 감지와 자동적으로 그의 적합 전송 속도에 물리적 링크를 세트하는 것을 지원한다. 당해 발명은 저 핀 수를 위해, 단지 멀티플 플랫폼들을 위해 적합한 모든 디스플레이들을 위한 디지털 디스플레이 내부연락을 제공한다. 그러한 플랫폼들은 HDTV 와 다른 소비자 전자 장치들과 같은 랩톱/한 세트로 된, 호스트로부터 디스플레이까지를 포함한다.
비디오와 그래픽 데이터를 제공하는 것에 더하여, 디스플레이 시간 정보는 실질적으로 완벽함과 즉각적인 디스플레이 정렬을 제공하기 위한 디지털 흐름 내에끼워 넣을 수 있으며, 이 때 "자동-조정"과 같은 특징을 위한 필요가 제거된다. 당해 발명의 인터페이스의 그 패킷 기반 성질은 병렬, 다수의 비디오/그래픽 흐름들과 같은 디지털 데이터 스트림과 멀티미디어 작동들을 위한 흐름들을 지원하기 위한 범위를 제공한다. 게다가, 주변장치 부착 및 디스플레이 제어를 위한 유니버설 직렬 버스(USB)는 부가적인 케이블링을 위한 필요 없이 제공될 수 있다.
당해 발명의 디스플레이 인터페이스의 다른 실시예가 아래에 설명될 것이다.
도 2는 비디오 소스(202)와 비디오 디스플레이 유닛(204)을 연결하기 위해 사용되는 도 1에서 보이는 시스템(100)에 기초한 시스템(200)을 표현한다. 그 설명된 실시예에서, 그 비디오 소스(202)는 디지털 이미지(또는 디지털 비디오 소소)(206)와 아날로그 이미지(또는 아날로그 비디오 소스)(208) 둘 다 또는 그 중 하나를 포함할 수 있다. 디지털 이미지 소스(206)의 경우, 디지털 데이터 흐름(210)은 송신기에 제공되고 반면 아날로그 비디오 소스(208)의 경우, A/D 컨버터 유닛(212)은 그곳까지 연결되고, 아날로그 데이터 흐름(213)을 대응하는 디지털 데이터 흐름(214)로 변환한다. 상기 디지털 데이터 흐름(214)은 그 후 송신기(102)에 의한 디지털 데이터 흐름(210)과 같은 방법으로 진행된다. 상기 디스플레이 유닛(204)은 아날로그 타입 디스플레이 또는 디지털 타입 디스플레이 일 수 있고 또는 일부 경우 제공되는 아날로그 또는 디지털 신호들을 처리할 수 있다. 어느 경우에서든지, 상기 디스플레이 유닛(204)은 디스플레이를 지니는 수신기(104)와 접속하는 디스플레이 인터페이스(216)와 아날로그 타입 디스플레이의 경우에서 D/A 컨버터 유닛(220)을 포함한다. 설명된 실시예에서, 상기 비디오 소스(202)는 어떠한형태의 수도 취할 수 있는 반면(예를 들어, 개인용 데스크톱 컴퓨터, 디지털 또는 아날로그 TV, 셋 탑 박스 등) 그 비디오 디스플레이 유닛(104)은 비디오 디스플레이의 형태를 취할 수 있다.(예를 들어 LCD 타입 디스플레이, CRT 타입 디스플레이 등)
비디오 소스 또는 비디오 싱크의 타입과 관계없이, 그러나, 다수의 데이터 흐름들이 디지털화되고(필요한 경우에) 그리고 물리적 링크(106)에 대한 전송에 앞서 패킷화 되며, 이 때 상기 물리적 링크는 등시성 데이터 흐름을 위한 단-방향 메인 링크(222)와 링크 셋업을 위한 양-방향 보조 채널(224) 그리고 비디오 소스(202)와 비디오 디스플레이(204) 간의 다른 데이터 교통(예를 들어 다양한 링크 관리 정보, 유니버설 직렬 버스(USB)데이터 등)을 포함한다.
그 주된 링크(222)는 그 곳에서 다수의 등시성 데이터 흐름들을 동시에 전송할 수 있다. 설명된 실시예에서, 그 메인 링크(222)는 다수의 다른 가상 채널들을 포함하고, 각각은 초당 다수의 기가비트들에서(Gbps) 등시성 데이터 흐름들을 전송할 능력(압축되지 않은 그래픽들과/ 비디오 그리고 오디오 데이터)이 있다. 논리적 관점으로부터, 거기에, 주된 링크(222)는 단일 물리적 파이프로서 나타나고 이 단일 물리적 파이프 이내이며, 다수의 가상 파이프들이 성립될 수 있다. 이런 식으로, 논리적 데이터 흐름들은 물리적 채널에 할당되지 않으며, 각각의 논리적 데이터 흐름은 그의 고유의 논리적 파이프 내에서 운송된다(예를 들어, 위에서 설명한 가상 채널).
설명된 실시예에서, 메인 링크(222)의 그 속도, 또는 전송 비율은 링크 조건들을 보상하기에 적합하다. 예를 들어, 한 구현에서, 메인 링크(222)의 속도는 약 0.4Gbps 증가(도 3 을 보라)에서 채널마다 대략 2.5 Gbps까지 약1.0Gbps의 가장 느린 속도에 의해 근접된 범위 내에서 조정될 수 있다. 채널마다 2.5 Gbps에서, 그 메인 링크(222)는 단일 채널에 대해 픽셀 마다 18 비트의 칼라 깊이(depth)를 지닌 SXGA 60Hz를 지원할 수 있다. 주의할 것은 다수의 채널 내의 감소는 내부연결의 가격뿐만 아니라 운송용 장치등과 같은 전력 민감 장치들에서 중용한 관심사인 전력 소비를 감소한다. 그러나 다수의 채널들을 4개로 증가시키므로, 그 메인 링크(222)는 60Hz에서 픽셀 마다 24 비트의 칼라 깊이를 지닌 WQSXGA(3200*2048 이미지 해상도) 또는 데이터 압축 없이, 60Hz에서 픽셀마다 18 비트들의 칼라 깊이를 지닌 QSXGA(2560*2048)를 지원할 수 있다. 심지어, 채널마다 가장 낮은 1.0Gbps의 비율에서도, 단지 두 개의 채널들이 압축되지 않은 HDTV(예를 들어, 1080i 또는 720p)데이터 흐름을 지원하기 위해 요구된다.
설명된 실시예에서, 메인 링크 데이터 비율은 그의 밴드 폭이 구성 가상 링크들의 집합 대역폭을 초과할 때 선택된다. 데이터는 그의 원래 비율에서 송신기에 도달하는 인터페이스로 보내진다. 수신기(104) 내의 시간-기반 복구(TBR)유닛(226)은 필요한 경우, 메인 링크 데이터 패킷들 내에 끼워진 시간 스탬프들을 이용하는 흐름의 원 비율을 다시 발생한다. 주의할 것은, 그러나, 도 2 내에 보이는 적합하게 구성된 디지털 디스플레이 장치들(232)을 위해, 시간 기반 복구는 디스플레이 데이터가 링크 문자 클락 비율에서 디스플레이 드라이버 전자장치로 보내지는 이후로는 불필요하다. 게다가, 복잡성과 디스플레이에서의 가격에서 비례되는 감소를요구하는 다수의 채널을 크게 감소시킨다. 예를 들어, 도 2C는 배열(240) 내의 선택된 디스플레이 성분들(238)을 구동하기 위한 열(row) 드라이버들(236)과 결합하는데 사용되는 다양한 행(column) 드라이버들(234)로 실질적으로 파이프라인 된다.
다른 실시예는 링크 비율과 픽셀/오디오 클락 비율을 위한 단순한 열거 방법들을 설명한다. 오늘날 존재하는 모든 표준 픽셀/오디오 클락 주파수들은 다음 마스터 주파수의 서브셋으로 조사되고 이해되어 왔다.
마스터 주파수:
23.76GHZ=210*33*57*111Hz
이것은 픽셀(또는 오디오) 클락 비율이 4개의 변수 A, B, C, D 와 함께 표현될 수 있는 것을 의미한다.
픽셀 클락 비율 = 2A * 3B * 5C * 11D
A=4 비트, B=2 비트, C=3 비트, D= 1 비트
심지어 그의 링크 비율(이는 8B/10B 문자들과 같은 10 비트 문자를 이용하는 링크를 위한 직렬 링크 비트 비율/10 이다)이 픽셀 클락 비율과 다른 링크에서도, 그 곳에는 이러한 4개의 변수들, A', B', C', D' 을 지니는 링크 비율을 정의하는 곳에서 이점이 있다. 그 이점은 링크 클락으로부터 픽셀/오디오 클락들을 재 발생하는 곳의 단순성이다. 예를 들어, 링크 비율이 A'=6, B'=3, C'=7 그리고 D'=0 으로 세트되고 그 대응하는 링크 비율은 135MHz라고 말하는 것이다. 그러나 픽셀 클락 비율이 A=8, B=3, C=6 그리고 D=0(=108MHz)로서 세트되었다고 가정하면, 그 때그 픽셀 클락은 픽셀 클락 비율이 링크 비율*22/51과 동일한 것과 마찬가지로 링크 클락으로부터 발생될 수 있다.
시간 기반 회복을 요구하는 이러한 시스템으로 돌아가 고려하면, 그 시간-기반 회복 유닛(226)은 디지털 클락 신시사이저로서 구현된다. 압축되지 않은 비디오 흐름으로서, 그 시간 스탬프는 아래에서 더 상세히 설명되는 패킷 헤더 내에 저장되고, 20 비트의 값이다. 주어진 흐름에서, 20 비트 중의 4 비트는 각각의 연속된 헤더(TS3-0, TS7-4, TS11-8, TS15-12, TS19-16)내에 저장된다. 본래의 흐름 주파수(Freq_native)는 다음과 같이 링크 문자 클락 주파수(Freq_link_char)로부터 획득된다.
Eq(1) Freq_native = Freq_link_char * (TS19-0)/220
그 송신기(102)는 링크 문자 클락 주파수 기간의 220 사이클 내의 다수의 본래 흐름 클락들을 카운팅함으로써 이 시간 스탬프를 발생한다. 그 카운터는 링크 문자 클락의 모든 220 사이클의 값을 업데이트 한다. 이러한 두 개의 클락들이 서로 비동기적인 이래로, 그 시간 스탬프 값은 시간에 대해 1만큼 변할 것이다. 업데이트들 간에서, 그 송신기(102)는 주어진 패킷 흐름의 헤더 내에서 동일한 시간 스탬프를 반복적으로 보낸다. 시간 스탬프 값(가령 2 카운트 이상)의 갑작스런 변화가 흐름 소스의 불안정한 조건의 지표로서 수신기에 의해 해석된다.
주의할 것은, 어떠한 시간 스탬프도 오디오 흐름을 위해 통신되지 않는다. 이 경우, 그 소스 장치는 오디오 샘플 비율의 디스플레이 장치와 샘플마다 비트들의 수를 알린다. Eq(2)에 기초한 오디오 비율과 그 링크 문자 비율을 결정하기 위해, 그 디스플레이 장치는 원 오디오 흐름 비율을 다시 생성한다.
Eq(2)Audio rate = (audio sample rate)*(# bits per sample)*(# channels)
도 4A에 보이는 메인 링크 데이터 패킷은 비트 3-0들이 흐름 ID(SID)(최대 흐름 카운트가 16임을 나타내는), 비트 4가 시간 스탬프(TS)인 곳의 16 비트들이 형성되는 도 4B 내에서 보인다. 비트 4가 1과 동일할 때, 이 패킷 헤더는 적어도 시간 스탬프 값(압축되지 않은 비디오 흐름을 위해서만 사용되는)의 가장 작은 중요한 4비트들을 지닌다. 비트 5는 비디오 프레임 경계에서 "0"에서 "1"로 또는 "1"에서 "0"으로 토글 하는 프레임 카운터의 가장 작은 중요한 비트로서 작동하는 비디오 프레임 연속 비트이다. 비트 7 그리고 6은 반대로 되는 반면 비트 8을 통해 10은 이전 8개의 비트들을 위한 에러들을 체크하는 4-비트 CRC(CRC)이다. 비트 15-12 들은 시간 스탬프/흐름 ID 전도이다. 압축되지 않은 비디오를 위한 (TSP/SIDn)은 20 비트 시간 스탬프 값의 4 비트들과 같이 사용된다.
당해 발명 인터페이스의 이점들 중의 하나는 다수의 서브 패킷들을 포함하는 특정 메인 링크 데이터 패킷들을 지니는 것과 마찬가지로 다른 포맷들일 수 있는 것의 각각의 다른 데이터 흐름들을 다중 송신하기 위한 능력이다. 예를 들어, 도 5는 당해 발명의 실시예와 일치하는 서브-패킷 봉입과 멀티-패킷 멀티 플렉싱을 제공하기 위해 배열된 시스템(500)을 보인다. 주의할 것은 상기 시스템(500)은 도 2에 보이는 시스템(200)의 특정 실시예이고 그리고 당해 발명의 영역이나 내용에 제한되는 것처럼 해석해서는 안 된다. 상기 시스템(500)은 멀티플렉스 된 데이터 흐름(506)을 형성하기 위해 데이터 스트림(210)과 흐름 1 보충 데이터 흐름을 결합하기 위해 사용되는 송신기(102) 내에 포함된 흐름 소스 멀티플렉서(502)를 포함한다. 상기 멀티플렉스 된 데이터 흐름(506)은 그 속에 동봉된 다수의 서브 패킷들(514)중 어느 것이든 포함하는 다수의 데이터 패킷들(512)의 형성된 멀티플렉스 메인 링크 흐름(510)을 형성하기 위해 다수의 데이터 흐름들 중 어느 것과 결합하는 링크 레이어 멀티플렉서(508)쪽으로 진보된다. 링크 레이어 디-멀티플렉서(516)는 멀티플렉스 된 데이터 흐름(510)을 흐름 ID들(SID)과 흐름 싱크 디-멀티플렉서(518)가 게다가 서브-패킷들 내에 포함된 흐름 1 보충 데이터 흐름을 분할하는 동안 관련된 서브 패킷 헤더들에 기초한 그의 구성 데이터 흐름 쪽으로 멀티플렉스 된 데이터 흐름을 분할한다.
도 6은 3개의 흐름들이 메인 링크(222)에 대해 멀티플렉스 될 때 도 5에서 보이는 흐름(510)의 예와 같이 멀티플렉스 된 메인 링크 흐름(600)의 하이-레벨 다이어그램을 보여준다. 이 실시예에서 상기 3개의 흐름들은: UXGA 그래픽들(흐름 ID=1), 1280*720p 비디오(흐름 ID=2), 그리고 오디오(흐름 ID=3) 이다. 메인 링크 패킷(400)의 작은 패킷 헤더 크기는 패킷 오버헤드를 최소화하고, 이는 매우 높은 링크 효율을 초래한다. 상기 패킷 헤더가 상당히 작을 수 있는 그 이유는 패킷 속성들이 메인 링크(222)에 대한 패킷들의 전송에 앞서 보조 채널(224)을 통해 통신 되는 것이다.
일반적으로 말하면, 그 서브-패킷 봉입은 주된 패킷 흐름이 요약되지 않은 비디오 데이터 흐름이 비디오-공백 주기에 대응하는 데이터 정지 주기들을 지니는 이래의 압축되지 않은 비디오이다. 따라서 압축되지 않은 비디오 흐름으로 형성된메인 링크 소통은 이 주기 동안 일련의 빈 특별 문자 패킷들이다. 다양한 데이터 흐름들을 멀티플렉스 하기 위한 능력을 이용함으로써, 당해 발명의 특정 구현들은 그 소스 흐름이 비디오 데이터 흐름일 때 상기 메인 링크 비율과 상기 다양한 방법들을 이용한다. 예를 들어, 도 7에서 표현된 것과 같이, 상기 픽셀 데이터 비율은 5Gb/sec 이고, 따라서 픽셀 데이터의 비트는 모든 2ns로 전송된다. 이 실시예에서, 상기 링크 비율은 1.25 Gb/sec로 세트되어 왔고, 그 결과 픽셀 데이터의 비트는 각각 8ns로 전송된다. 여기서, 송신기(102)는 도 8에 표현된 픽셀 데이터 간의 특정 문자들을 산재한다. 두 개의 특별 문자들은 픽셀 데이터 P1의 제 1 비트와 픽셀 데이터 P2의 제 2 비트 간에 배치된다. 상기 특정 문자들은 수신기(104)가 각각의 픽셀 데이터 비트를 구별하는 것을 허용한다. 픽셀 데이터 비트들 간의 특별 문자를 산재하는 것은 또한 링크가 동기화를 유지하도록 허용하는 데이터의 느린 흐름을 생성한다. 이 실시예에서, 그 특별 문자들은 빈 문자들이다. 어떠한 라인 버퍼들도 그러한 방법으로, 단지 작은 FIFO를 필요로 하지 않는다. 왜냐하면 그 링크 비율은 충분히 빠르기 때문이다. 그러나 비디오 신호를 재구성하기 위해 상대적으로 더 많은 논리가 수신측에 요구된다. 그 수신기는 특별 문자들이 시작하고 끝날 때 인식하는 것을 필요로 한다.
산재하는 방법의 대안은 빈 값 들과 같은 특별 문자들을 지니는 픽셀 데이터의 연속적인 비트들을 교체하는 것이다. 예를 들어, P4를 통한 P1은 송신기(104) 내에 포함된 라인 버퍼 쪽으로 공급될 수 있다. 그러한 구현들은 아래에서 설명된 산재하는 방법들보다 상대적으로 더 큰 버퍼 공간을 요구한다. 그러한 많은 구현들에서, 라인 버퍼를 채우기 위해 필요한 시간은 상대적으로 높은 링크 속도에 따라 라인 버퍼가 다 채워진 후에 데이터를 전송하기 위해 요구되는 시간을 초과할 것이다.
도 5A에 관련된 설명과 같이, 발명의 인터페이스의 이점들 중의 하나는 다양한 데이터 흐름들을 멀티플렉스 하는 것뿐만 아니라, 특정 메인 링크 데이터 패킷 이내의 다수의 서브 패킷들 중 어느 것이든 봉입하는 능력이다. 도 9A는 당해 발명의 실시예와 관련된 대표적인 서브-패킷(900)을 보인다. 그 서브-패킷(900)은 설명된 실시예에서 2 바이트이고 SPS(서브-패킷 시작)에 의해 특별 문자가 동반된다. 서브-패킷이 봉입된 때 메인 링크 데이터 패킷은 서브-패킷(900)에 부가한 패킷 페이로드를 포함하면, 서브-패킷의 끝(900)은 SPE(서브-패킷 끝)특별 문자에 의해 마크되어야 한다. 반면, 메인 패킷(도 9B 내에 표현된 실시예 내의 COM 문자를 계속해서 일어나게 함으로써 표현되는)의 끝은 서브-패킷(902)과 메인 패킷 모두의 끝은 그것이 봉입된 쪽으로 표시한다. 그러나 서브-패킷은 그것의 봉입된 메인 패킷이 어떠한 페이로드도 지니지 않을 때 SPE와 함께 끝날 필요가 없다. 도 9B는 당해 발명의 실시예와 일치하는 메인 링크 패킷 이내의 전형적인 서브-패킷 포맷을 보여준다. 주의할 것은 헤더 필드의 정의와 서브-패킷 페이로드는 서브-패킷(902)을 이용하는 특정 응용 프로필에 의존한다.
특히 유용한 서브-패킷 봉입 용법의 예는 도 10에 설명된 압축되지 않은 이미지(1000)의 리프레시(refresh)이다. 전체 프레임(1002)(수평/수직 전부, 이미지 높이/폭 등)의 특성은 상기 흐름이 유효하게 유지되는 한 그러한 특성들은 상수로유지되는 이래로 보조 채널(224)을 통해 통신될 것이다. 선택적 리프레시 작동에서, 단지 이미지(1000)의 부분(1004)만이 비디오 프레임마다 업데이트 된다. 상기 업데이트된 사각형들(예를 들어, 상기 부분 (1004))의 4 개의 X-Y 축들은 사각형 좌표축들의 값들이 프레임에서 프레임으로 변하는 이래로 모든 프레임으로 전송되어야 한다. 또 다른 실시예는 8-비트 데이터가 256-엔트리 CLUT로의 엔트리인 곳에서의 256-칼라 그래픽 데이터를 위해 요구되는 CLUT(칼라 룩-업 테이블)데이터의 전송이며 CLUT의 콘텐트는 반드시 동적으로 업데이트 되어야 한다.
상기 단일 양-방향 보조 채널(224)은 링크 셋업을 위해 유용한 다양한 지원 기능을 위한 콘딧(conduit)과 USB 소통과 같은 보조 응용 데이터를 전달하는 것과 마찬가지로 메인 링크 작동들을 지원한다. 예를 들어, 보조 채널(224)과 함께, 디스플레이 장치는 동조(sync) 손실, 떨어진 패킷들 그리고 트레이닝 세션(아래에서 설명된)들의 결과와 같은 이벤트들의 소스 장치를 알릴 수 있다. 예를 들어, 만일 특정 트레이닝 세션이 실패할 경우, 그 송신기(102)는 실패된 트레이닝 세션의 미리-선택되거나(pre-selected) 결정된 결과들에 기초한 메인 링크 비율을 조정한다. 이런 방식으로, 조정 가능한 결합에 의해 생성된 닫힌 루프, 상대적으로 느림을 지닌 고 속도 메인 링크 그리고 매우 신뢰할 수 있는 보조 채널은 다양한 링크 조건들에 대한 강건한 작동을 고려한다. 주의할 것은 일부 경우(도 5B에 보이는 실시예), 논리적 양-방향 보조 채널(520)은 소스 장치(202)로부터 싱크 장치(204)로 데이터를 전송하기 위한 메인 링크(222)의 대역폭의 부분(522)과 싱크 장치(204)로부터 소스 장치(202)까지 단-방향 뒤 채널(524)을 이용하여 설립될 수 있다. 일부 응용에서, 이 논리적 양-방향 보조 채널의 이용은 도 5A에 설명된 반-양방향(half-duplex)을 이용하는 것보다 보다 바람직하다.
실질적 패킷 데이터 흐름의 전송의 시작에 앞서 상기 송신기(102)는 모뎀의 링크 셋업 관렴과 유사한 링크 트레이닝 세션을 통해 안정된 링크를 설립한다. 링크 트레이닝 동안, 상기 메인 링크 송신기(102)는 미리-정의된 트레이닝 패턴을 보내고 그 결과 그 수신기(104)가 그것이 단단한(solid) 비트/문자 락(lock)을 획득할 수 있는지를 결정할 수 있으며, 이 때 송신기(102)와 수신기(104) 간의 핸드셰이킹과 관련된 트레이닝은 보조 채널에서 운반된다. 링크 트레이닝의 한 실시예가 당해 발명의 실시예와 일치하는 도 11 내에 보인다. 설명된 대로, 트레이닝 세션 동안, 위상 1은 위상 2가 이퀄라이저를 최적화하기 위해 수신기에 의해 사용되는 가장 긴 것인 동안 가장 짧은 런렝스(run length)를 나타낸다. 위상 3에서, 비트 락과 문자 락 모두는 링크 품질이 합리적인 한 획득된다. 특히, 상기 트레이닝 주기는 약 10ms이고, 이 때 시간은, 대략 데이터의 107 비트들이 보내진다. 만일 수신기(104)가 단단한 락을 수신하지 못하면, 그것은 보조 채널(224)을 통해 송신기(102)를 알리고 상기 송신기(102)는 링크 비율을 감소하고 트레이닝 세션을 반복한다.
트레이닝 세션 콘딧을 제공하는 것에 부가하여, 상기 보조 채널(224)은 메인 링크(222)에서 패킷 전송들의 오버헤드를 크게 감소시키기 위한 메인 링크 패킷 흐름을 운반하기 위해 역시 사용될 수 있다. 게다가, 상기 보조 채널(224)은 모든 모니터들에서 발견되는 디스플레이 데이터 채널(DDC)을 대체하는 확장된 디스플레이확인 데이터(EDID)정보를 운반하기 위해 구현될 수 있다.(EDID는 모니터와 그의 능력에 관한 기본적인 정보를 포함하는 VESA 표준 데이터 포맷이며, 이는 매각인 정보, 최대 이미지 크기, 칼라 특징들, 제조 프리-셋 시간, 주파수 범위 제한, 그리고 모니터 네임과 직렬 넘버를 위한 문자열들을 포함한다. 상기 정보는 디스플레이 내에 저장되고 모니터와 PC 그래픽 어댑터 간에 위치하는 DDC를 통해 시스템과 통신하는데 사용된다. 상기 시스템은 구성 목적들을 위해 이 정보를 이용하며, 따라서 상기 모니터와 시스템은 함께 작동할 수 있다.). 확장된 프로토콜 모드로 언급되는 것에서, 상기 보조 채널은 키보드, 마우스 그리고 마이크로폰과 같은 부가적인 데이터 타입들을 지원하기 위해 요구되는 비동기적 그리고 등시적 패킷들 모두를 운반할 수 있다.
도 12 는 당해 발명의 실시예와 일치하는 시스템(200)의 논리적 계층화(1200)를 표현한다. 주의할 것은 그 정확한 구현이 응용에 따라 변화하는 동안, 일반적으로, 소스(예를 들어, 비디오 소스(202))는 송신기 하드웨어를 포함하는 소스 물리적 레이어(1202), 멀티 플렉싱 하드웨어와 상태 기계(또는 펌웨어)를 포함하는 소스 링크 레이어(1204) 그리고 오디오/영상/그래픽 하드웨어와 그와 관련된 소프트웨어와 같은 데이터 흐름 소스(1206)의 형태이다. 유사하게, 디스플레이 장치는 물리적 레이어(1208)(다양한 수신기 하드웨어를 포함하는), 디-멀티 플렉싱 하드웨어와 상태 기계(또는 펌웨어)를 포함하는 싱크 링크 레이어 그리고 디스플레이/타이밍 제어기 하드웨어와 선택적 펌웨어를 포함하는 흐름 싱크(1212)를 포함한다. 소스 응용 프로필 레이어(1214)는 링크 레이어(1204)와 통신하는 소스를지니는 포맷을 정의하고 그리고 유사하게, 싱크 응용 프로필 레이어(1216)는 싱크 링크 레이어(1210)와 통신하는 싱크(1212)를 지니는 포맷을 정의한다.
그 다양한 레이어들은 아래에서 더 상세히 설명될 것이다.
소스 장치 물리적 레이어
설명된 실시예에서, 상기 소스 장치 물리적 레이어(1202)는 전기적 서브 레이어(1202-1)와 논리적 서브 레이어(1202-2)를 포함한다. 그 전기적 서브 레이어(1202-1)는 핫플러그/언 플러그 감지 회로, 드라이버/수신기/종단 저항, 병렬-대-직렬/직렬-대-병렬 변환 그리고 스펙트럼-산포-가능한 PLL(spread-spectrum-capable PLL)과 같은 인터페이스 초기화/작동을 위한 모든 회로를 포함한다. 상기 논리적 서브 레이어(1202-2)는 패킷화/디패킷화, 데이터 스크램블/디-스크램블, 링크 트레이닝을 위한 패턴 발생, 시간-기반 복구 회로, 그리고 메인 링크(222)를 위한 256 링크 데이터 문자들과 12개 제어 문자들(도 13에서 보이는 실시예에서)과 보조 채널(224)(도 14)을 위한 맨체스터Ⅱ를 제공하는 8B/10B(ANSI X3.230-1994년에 명세서 청구항 11항에 설명된 것과 같이)와 같은 데이터 인코딩/디코딩을 위한 회로를 포함한다.
주의 할 것은 8B/10B 인코딩 알고리듬이 설명되었다. 예를 들어, 미국 출원 번호 4,486,739, 이는 여기서 참고 문헌으로 통합되었다. 당업자에게 잘 알려진 것과 같이, 상기 8B/10B 코드는 직렬 전송을 위해 8-비트 데이터 블락들을 10-비트 코드 워드들로 인코드 하는 블락 코드이다. 게다가, 상기 8B/10B 전송 커드는 1s와 0s 무작위 데이터 흐름 바이트들을 최대 런렝스 5를 지닌 1s와 0s의 DC 균형 잡힌흐름으로 변환한다. 그러한 코드들은 트랜스시버(110)와 같은 수신기에 의해 신뢰할 수 있는 클락 복원을 가능하도록 충분한 신호 전송을 제공한다. 게다가, DC 균형 잡힌 데이터 흐름은 광섬유와 전자장 무선 연결에 유리하다는 것이 증명되었다. 직렬 흐름내의 1s와 0s의 평균수는 동일하거나 또는 거의 동일하게 유지된다. 상기 8B/10B 전송 코드는 다수의 1s 와 0s간의 불일치가 6과 4 비트 블락 경계들을 가로질러 -2,0,2 가 되도록 강요한다. 그 코딩 구조는 또한 명령 코드들이라 불리는 시그널을 위한 부가적 코드들을 구현한다.
주의할 것은 압축되지 않은 디스플레이 데이터(그리고 예기서, EMI를 감소하기 위해)에 의해 표시되는 반복적 비트 패턴들을 피하기 위해, 메인 링크(222)에 대해 전송되는 데이터는 먼저 8B/10B 인코딩 전에 스크램블(scramble) 된다. 트레이닝 패킷들을 제외한 모든 데이터와 문자들은 스크램블 될 것이다. 상기 스크램블 기능은 선형 피드백 이동 레지스터들(LFSR)과 함께 구현된다. 데이터 부호 매김(encryption)이 가능하게 될 때, 그 LFSR의 초기 값은 부호 매김 키 세트에 의존한다. 만일 부호 매김 없이 데이터가 스크램블 되는 경우, 그 초기 값은 고정될 것이다.
데이터 흐름 특징들이 보조 채널(224)에 대해 전송되면, 그 메인 링크 패킷 헤더들은 오버헤드를 크게 줄이고 링크 대역폭을 최대화하는 흐름 확인 수들로 도움이 된다. 또한 주의할 것은 메인 링크(222)도 상기 보조 채널(224) 모두 분리된 클락 신호 라인들을 지니지 않는 다는 점이다. 이런 점에서, 메인 링크(222)에서의 수신기들과 보조 링크(224)는 데이터를 샘플하고 그리고 들어오는 데이터 흐름으로부터 클락을 추출한다. 수신기 전기 서브 레이어 이내의 위상 고정 루프(PLL) 회로를 위한 빠른 위상 잠금(locking)은 중요하다. 왜냐하면, 그 보조 채널(224)은 반-이중 양 방향이고 종종 소통이 변하기 때문이다. 따라서 16 데이터 주기들만큼 적은 보조 채널 수신기 위상 로크들 위의 PLL은 맨체스터 Ⅱ의 빈번한 그리고 균일한 신호 이동들에게 감사한다.
링크 셋 업 시간에서, 메인 링크(222)의 데이터 비율은 보조 채널(224)에 대한 핸드셰이크를 이용하여 협상된다. 이 프로세스 동안, 트레이닝 패킷들의 세트로 알려진 것은 가장 높은 링크 속도에서 메인 링크(222)에 대해 보내진다. 성공 또는 실패는 보조 채널(224)을 통해 송신기 쪽으로 뒤로 통신된다. 트레이닝이 실패하면, 메인 링크 속도는 감소되고 트레이닝은 성공할 때까지 반복된다. 이런 방법으로, 상기 소스 물리적 레이어(1102)는 케이블 문제점들에 더 저항적이고 또한 모니터 응용들에 대한 외부 호스트에 더 적합하게 만들어진다. 그러나 기존의 디스플레이 인터페이스들과 달리, 그 메인 채널 링크 데이터 비율은 픽셀 클락 비율로부터 떨어진다. 링크 데이터 비율은 세트되고 그 결과 링크 밴드 폭은 전송된 흐름의 집합 대역폭을 초과한다.
소스 장치 링크 레이어
상기 소스 링크 레이어(1204)는 링크 초기화와 관리를 다룬다. 예를 들어, 모니터 전력-상승 또는 소스 물리적 레이어(1202)로부터 모니터 케이블의 연결에서 발생한 핫플러그 감지 이벤트의 수신에 있어서, 상기 소스 장치 링크 레이어(1204)는 트레이닝 세션, 다수의 수신기에서의 시간-기반 회복 유닛들, 양 끝 위의 이용가능한 버퍼 크기, USB 확장의 이용성 에 의해 결정된 것과 같은 최대 메인 링크 데이터를 결정하기 위해 보조 채널(224)에 대한 교환에 의해 수신기의 능력을 평가하고 그 후 관련된 핫플러그 이벤트의 흐름 소스(1206)를 통지한다. 게다가, 흐름 소스(1206)로부터의 요청에 따라, 상기 링크 레이어(1204)는 디스플레이 능력(EDID EH는 등가물)을 읽는다. 일반적 작동 동안, 상기 소스 링크 레이어(1204)는 보조 채널(224)을 통해 수신기(104)에 공헌하는 흐름을 보내고, 메인 링크(222)가 요청된 데이터 흐름들을 처리하기 위해 충분한 리소스를 지니는지를 결정하는 흐름 소스(1204)를 공지하며, 동기 손실 그리고 버퍼 오버플로우와 같은 링크 실패 이벤트의 흐름 소스(1204)를 공지하며 보조 채널(224)을 통해 수신기 쪽으로 흐름 소스(1204)에 의해 제출되는 MCCS 명령들을 보낸다. 소스 링크 레이어(1204)와 흐름 소스/싱크 간의 모든 통신들은 응용 프로필 레이어(1214) 내에 정의된 포맷들을 이용한다.
응용 프로필 레이어(소스와 싱크)
일반적으로, 상기 응용 프로필 레이어는 흐름 소스(또는 싱크)와 관련된 링크 레이어와 함께 인터페이스 될 포맷을 정의한다. 응용 프로필 레이어에 의해 정의된 포맷들은 다음의 카테고리들로 나뉜다. 응용 의존 포맷들 (메인 링크 데이터 맵핑, 수신기에서 시간-기반 회복 방정식, 그리고 메시지 서브-패킷 포맷들에 싱크 능력/ 흐름에 공헌), 상기 응용 프로필 레이어는 다음의 칼라 포맷들 24-비트 RGB, 16-비트 RG2565, 18-비트 RGB, 30-비트 RGB, 256-칼라 RGB(CLUT 기반), 16 비트, CbCr422, 20-비트 YCbCr422, 그리고 24-비트 YCbCr444를 지원한다.
예를 들어, 상기 디스플레이 장치 응용 프로필 레이어(APL)(1214)는 실질적으로 인터페이스(100)로부터 수신되거나 보내진 데이터를 위한 포맷의 표현을 포함한다. APL(1214)(파워 관리 명령 포맷)의 일부 측면이 기준선 모니터 함수들인 이후로, 그들은 인터페이스(100)의 모든 이용들에 일반적이다. 반면 다른 비-기준선 모니터 기능들, 예를 들어 데이터 맵핑 포맷과 흐름 공헌 포맷은 전송되는 등시성 으름의 타입이나 응용에 유일하다. 응용과 관계없이, 상기 흐름 소스(1204)는 메인 링크(222) 위의 어떠한 패킷 흐름 전송을 시작하기 전에 계류 중인 데이터 흐름을 처리하는 능력이 있는지를 확인하기 위해 소스 링크 레이어(1214)를 묻는다.
메인 링크(222)가 계류 중인 패킷 흐름을 지원할 수 있는지를 결정할 때, 상기 흐름 소스(1206)는 보조 채널(224)에 대한 수신기로 전송되는 소스 링크 레이어(1214)에 흐름 특징들을 보낸다. 이러한 특징들은 특정 흐름의 패킷을 확인하고, 흐름으로부터 포맷까지 원래의 데이터를 흐름의 원래 데이터 비율로 복귀하기 위해 수신기에 의해 사용되는 정보이다. 데이터 흐름의 특징들은 응용 의존이다.
원하는 밴드 폭이 있는 곳의 경우는 메인 링크(222)에 적합하지 않다. 상기 흐름 소스(1214)는 예를 들어, 이미지 리프레시 비율 또는 칼라 깊이를 감소함으로써 수정된 액션을 취한다.
디스플레이 장치 물리적 레이어
상기 디스플레이 장치 물리적 레이어(1216)는 디스플레이 장치 링크 레이어(1210)와 링크 데이터 전송/수신을 위해 사용되는 시그널 기술로부터 디스플레이 장치 APL(1216)를 고립한다. 상기 메인 링크(222)와 보조 채널(224)은 그들 고유의 물리적 레이어들을 지니고, 각각은 논리적 서브 레이어와 커넥터 가공품을 포함하는 전기적 서브 레이어로 구성된다. 예를 들어, 그 반-이중, 양-방향 보조 채널(224)은 도 15에 보이는 링크의 끝에서 수신기와 송신기 모두를 갖는다. 보조의 링크 송신기(1502)는 그 후 대응하는 보조 링크 수신기(1504)로 송신되고 나열되는 논리적 서브 레이어(1208-1)에 의해 링크 문자들이 제공된다. 상기 수신기(1504)는, 순서대로, 보조 링크(224)와 링크 문자 클락 비율에서 데이터를 나열되지 않는다(de-serialize). 주의 할 것은 소스 논리 서브 레이어들의 주된 기능들은 신호 인코딩, 패킷화, 데이터 스크램블링(EMI 감소를 위해), 그리고 송신기 포트를 위해 트레이닝 패턴 발생을 포함하는 것이다. 수신기 포트를 위한 동안, 그 수신기 논리 서브 레이어의 주된 함수들은 신호 디코딩, 디-패킷화, 데이터 디-스크램블링, 그리고 시간-기반 회복을 포함한다.
보조 채널
보조 채널 논리 서브 레이어의 주된 기능들은 데이터 인코딩 그리고 디코딩, 데이터의 프레이밍/디-프레이밍을 포함하고 보조 채널 프로토콜에는 두 개의 옵션이 있다: 표준 프로토콜(포인트-대-포인트 토폴로지 내의 링크 셋업/관리 함수들에 제한된다)은 링크 레이어 상태-기계 또는 펌웨어에 의해 제한될 수 있고 USB 소통과 같은 다른 데이터 타입들이나 데이지-체인의 싱크 장치들과 같은 토폴로지들을 지원할 수 있는 확장된 프로토콜에 의해 관리될 수 있다. 상기 데이터 인코딩과 디코딩 구조는 프로토콜과 관계없이 동일한 반면 데이터의 프레밍은 두 개 간의 것과다르다.
도 15를 계속 참고할 때, 상기 보조 채널 전기 서브 레이어는 송신기(1502)와 수신기(1504)를 포함한다. 상기 송신기(1502)는 논리적 서브 레이어에 의한 링크 문자들에 의해 제공되고, 이는 나열되고 밖으로 전송된다. 상기 수신기(1504)는 링크 레이어로부터 나열된 링크 문자를 수신하고 그리고 연속적으로 링크 문자 클락 비율에서 그것의 나열을 흩트린다. 그 보조 채널(224)의 양적(positive) 그리고 음적 (negative) 신호들은 보이는 링크의 각 끝에서 50-옴 종단 저항을 통해 접지되기 위해 종단된다. 설명된 구현에서, 상기 드라이브 전류는 링크 컨디션과 약 400mV에서 약 1.2V까지의 Vdifferential_pp의 범위에서 초래하는 대략 8mA에서부터 약 24mA까지 범위에 의존하여 프로그래머블 하다. 전기 정지 모드에서, 양 도 음도 아닌 신호들이 구동된다. 전기 정지 모드로부터 전송이 시작할 때, 그 SYNC 패턴은 반드시 전송되고 그 링크는 다시 설치되어야만 한다. 설명된 실시예에서, 상기 SYNC 패턴은 맨체스터 Ⅱ코드 내의 4개의 1에 앞서, 28 배의 클락 비율에서 보조 채널 미분 쌍 신호들의 토글 링으로 구성된다. 상기 소스 장치 내의 보조 채널 마스터는 주기적으로 보조 채널(224)의 음 그리고 양 신호들의 구동이나 측정에 의해 핫-플러그와 핫-언 플러그 이벤트를 감지한다.
메인 링크
설명된 실시예에서, 상기 메인 링크(222)는 분절되고, 로컬(local) 수정 주파수의 정수배인 다양한 링크 비율들을 지원한다.(로컬 수정 주파수 24MHz와 공명하는 링크 비율들의 대표적인 세트를 위해 도 3을 보라.) 디스플레이 장치에서 수신기(1604)만을 그리고 소스 장치에서 송신기(1602)만을 지닌다.
보이는 것과 같이, 상기 케이블(1604)은 연선의 세트를 포함하는 형태를 취하고, 특정 RGB 칼라 기반 비디오 시스템(예를 들어 PAL 기반 TV 시스템들)내에서 각각의 빨강(R), 초록(G), 그리고 파랑(B) 비디오 신호들을 위한 하나를 준비한다. 당업자 들에게 잘 알려져 있는 것처럼, 연선은 서로의 주위에 꼬인 두 개의 독립적인 절연 전선 으로 구성되는 케이블의 타입이다. 하나의 전손은 다른 전선이 접지되고 그리고 신호 간섭을 흡수하는 동안 운반된다. 주의할 것은 다른 시스템에서, 상시 신호들은 또한 NTSC 비디오 TV 시스템을 위해 사용되는 신호(Pb, Pr, Y) 기반 성분일 수 있다. 케이블 이내에서, 각각의 꼬인 쌍은 개별적으로 차폐되었다. +12V 파워와 그라운드를 위한 두 개의 핀들이 제공된다. 각각의 미분 쌍의 특징 저항은 100옴+/- 20% 이다. 상기 전체 케이블 역시 차폐된다. 이 바깥쪽 차폐와 개별적 차폐들은 양 끝 위의 커넥터 껍질에 단락된다. 상기 커넥터 껍질들은 소스 장치 내에서 그라운드에 단락된다. 도 17에 보이는 커넥터(1700)는 소스 장치 끝과 커넥터와 디스플레이 장치 위의 양 커넥터를 위해 동일한 핀 아웃(pinout)을 지니는 하나의 열 내에 13개의 핀들을 지닌다. 상기 소스 장치는 전력을 공급한다.
상기 메인 링크(222)는 양 끝에서 종료되며 메인 링크(222)가 결합된 AC인 이후로, 상기 종료 전압은 0V(접지)에서 +3.6V 간의 어느 것이든지 될 수 있다. 설명된 실시예에서, 상기 구동 전류는 약 400mV에서 약 1.2V까지의 Vdifferential_pp의 범위 내에서 초래하는 약 8mA로부터 약 24mA까지 범위와 링크 조건에 따라 프로그래머블하다. 상기 최소 전압 스윙은 트레이닝 패턴을 이용하여 각각의 커넥션을위해 선택된다. 전기 정지 상태는 전력 관리 모드를 위해 제공된다. 전기적 정지에서, 양도 음도 아닌 신호들이 구동되지 않는다. 전기적 정지 상태로부터 전송을 시작할 때, 상기 송신기는 수신기를 갖는 링크를 재설치하기 위해 트레이닝 세션을 수행해야 한다.
상태 다이어그램
당해 발명은 아래에서 설명된 도 18과 19내에 보인 상태 다이어그램의 용어로 설명될 것이다. 따라서 도 18은 아래에서 설명된 소스 상태 다이어그램을 보여준다. 오프 상태(1802)에서, 상기 시스템은 오프이며 따라서 상기 소스는 불능이다. 소스가 가능한 경우, 그 때는 전력 저장과 수신기 감지를 위해 적합한 스탠바이(standby) 상태(1804)로 이동한다. 상기 수신기가 표시되었는지 (예를 들어, 핫플러그/플레이) 아닌지를 결정하기 위해, 상기 보조 채널은 주기적으로 펄스 되고( 예를 들어, 매 10ms 마다 1μs )그리고 구동 중의 종단 저항을 가로지르는 전압 강하의 측정이 측정 된다. 만일 수신기가 측정된 전압 강하에 기초하여 표시되면, 감지된 수신기 상태(1806)로의 시스템 이동들은 수신기가 감지되었음을, 예를 들어, 핫플러그 이벤트가 감지되었음, 을 표시한다. 그러나 감지된 수신기가 없는 경우, 그 때는 상기 수신기 감지는 그 시간까지 계속되고, 수신기는 감지되거나 또는 타임아웃은 경과된다. 주의할 것은 일부 경우에서 상기 소스 장치는 더 이상 디스플레이 감지가 시도되지 않는 곳으로부터 "OFF"로 가는 것을 선택한다.
상태(1806)에서 디스플레이 핫 언 플러그 이벤트가 감지되는 경우, 상기 시스템 이동은 스탠바이 상태(1804)로 되돌아간다. 반면 상기 소스는 어느 것이든지수신기 그리고 수신기의 연속된 응답이 체크되는 것을 깨우기 위한 양 그리고 음 신호를 지닌 보조 채널을 구동한다. 그 곳에 어떠한 수신된 응답도 없는 경우, 상기 수신기는 깨우지 않으며 그리고 소스는 상태(1806) 내에 남는다. 그러나 만일 신호가 디스플레이로부터 수신되면, 상기 디스플레이는 깨워지고 상기 소스는 수신기 링크 능력들(예를 들어, 최대 링크 비율, 버퍼 크기, 그리고 시간-기반 복구 유닛들)을 읽을 준비가 되고 메인 링크 초기화 상태(1808)로의 시스템 이동은 트레이닝 시작 공지 위상을 시작할 준비가 되어 있다.
이 지점에서, 트레이닝 세션은 세트 링크 비율에서 메인 링크에 대해 트레이닝 패턴을 보내고 관련된 트레이닝 상태를 체크함으로써 시작된다. 상기 수신기는 3 개의 위상들 각각을 위한 패스/실패 비트를 세트하고 송신기는 언제 패스가 감지되었는지 패스의 감지에만 기초하여 다음 위상으로 진행한다. 이 지점에서, 일반적 작동 상태(1510)로의 인터페이스 이동들, 다른 말로, 상기 링크 비율은 감소되고 상기 트레이닝 세션은 반복된다. 정상 작동 상태(1810)동안, 상기 소스는 주기적으로 링크 상태 인덱스를 지속하고, 만일 실패할 경우, 핫 언 플러그 이벤트가 감지되고 스탠바이 상태(1804)로의 시스템은 이동하며 그리고 핫플러그 감지 이벤트를 기다린다. 만일, 그러나 동조 손실이 감지되면 상기 시스템은 메인 링크 재-초기화 이벤트를 위한 상태(1808)로 이동된다.
도 19는 아래에서 설명된 디스플레이 상태 다이어그램(1900)을 보인다. 상태(1902)에서, 어떠한 전압도 감지되지 않으며, 상기 디스플레이는 OFF 상태로 간다. 스탠바이 모드 상태(1904)에서, 메인 링크 수신기와 보조 채널 슬레이브 모두 전기적 정지이고, 보조 채널 슬레이브 포트의 종단 저항에 대한 전압 강하는 미리 지정된 전압을 위해 모니터 된다. 만일 전압이 감지되면, 상기 보조 채널 슬레이브 포트는 핫플러그 이벤트를 나타내도록 켜지고 그리고 상기 시스템은 디스플레이 상태(1906)로 이동하며, 그렇지 않으면, 상기 디스플레이는 스탠바이 상태(1904) 내에 머무른다. 상태(메인 링크 초기화 위상)(1906)에서, 디스플레이가 감지되면, 그 때는 보조 슬레이브 포트는 완전히 켜지고, 수신기 링크 능력으로 송신기 응답들은 명령을 읽고 그리고 상기 디스플레이 상태는 1908로 이동하거나, 그렇지 않으면, 미리 지정된 시간 주기 이상을 위한 보조 채널에서 어떠한 활동도 없는 경우 그 보조 채널 슬레이브 포트는 스탠바이 상태(1904)로 적용된다.
도 20-24 는 크로스 플랫폼 디스플레이 인터페이스의 특정 구현들을 보여준다.
도 20 은 당해 발명과 일치하는 송신기(2004)를 통합하는 내장 그래픽 엔진(2002)을 지니는 PC 마더보드(2000)를 보여준다. 주의할 것은 송신기(2004)는 도 1에서 보이는 송신기(102)의 특정 실시예이다. 설명된 실시예에서, 상기 송신기(2004)는 마더보드(2000) 위에 장착된 커넥터(2006)(커넥터(1700)의 라인을 따라)에 연결되며, 상기 마더보드는 차례로 디스플레이 장치(2010)에 결합한 꼬인 쌍 케이블을 통해 디스플레이 장치(2008)에 연결된다.
당업자에게 잘 알려진 것과 같이, PCI 익스프레스(CA, 산타클라라의 인텔 회사에 의해 개발된)는 고-대역폭, 저 핀 수, 직렬, 기존의 PCI 하부조직과 소프트웨어 호환성을 또한 유지하는 내부 연락 기술이다. 이 구조에서, 상기 PCI 익스프레스 포트는 보이는 것과 같이 커넥터가 장착된 마더보드를 이용하는 디스플레이 장치를 직접적으로 구동할 수 있는 크로스 플랫폼 인터페이스의 요구들에 잘 순응하게 된다.
마더보드 위에 커넥터를 장치하기에 실용적이지 않은 곳에서의 상황들에서, 상기 신호들은 PCI 익스프레스 마더보드의 SDVO 슬랏을 통해 루트디(routed)될 수 있고 도 21에 보이는 것과 같이 수동 카드 커넥터를 이용하는 PC의 뒤로 보내진다. 부가된 그래픽 카드의 전류 발생, 부가된 그래픽 카드의 전류 발생의 경우에서, 부가된 그래픽 카드는 도 23에서 보이는 것과 같이 내장 그래픽 엔진을 대신할 수 있다.
노트북 응용에 있어서, 마더보드 그래픽 엔진 위의 송신기는 내부 케이블링, 패널을 직접적으로 구동하는 집적된 수신기/TCON를 통해 구동한다. 가장 효과적인 가격 구현을 위해, 상기 수신기/TCON은 도 24에 보이는 것처럼 8또는 10까지의 다수의 내부 연결 전선을 감소함으로써 장착될 수 있다.
위의 실시예 모두 집적 송신기들을 가정한다. 그러나 PCI와 AGP 또는 SDVO 슬랏 각각을 통해 PCI 익스프레스 환경들로 집적하는 독립형 송신기로서 구현하기에 상당히 편리하다. 독립형 송신기는 그래픽 하드웨어 또는 소프트웨어 내의 어떠한 변화 없이 출력 흐름을 가능하게 할 것이다.
플로우차트 실시예
당해 발명의 방법론은 발명을 가능하게 하기 위한 특정 프로세스를 설명하는 다수의 플로우차트들의 수에서 설명될 것이다. 특히, 도 25-29는 단독으로 사용될때 또는 당해 발명의 설명된 실시예의 어떠한 조합에서 다수의 내부 관련된 프로세스들을 설명한다.
도 25는 당해 발명의 실시예와 관련된 인터페이스(100)의 작동 모드를 결정하기 위한 프로세스(2500)의 상세한 플로우차트를 보여준다. 이 프로세스에서, 상기 작동 모드는 비디오 소스와 디스플레이 장치 모두가 디지털인 때에 디지털 모드로만 세트될 것이다. 그렇지 않으면, 그 작동 모드는 아날로그 모드로 세트될 것이다. 주의할 것은 이 내용에서 "아날로그 모드"는 끼운 정렬 신호와 양-방향 측파대(sideband)를 지닌 미분 아날로그 비디오를 지니는 개선된 아날로그 모드와 마찬가지로 기존의 VGA 모드를 포함할 수 있다. 이 개선된 아날로그 모드는 아래에서 설명될 것이다.
스텝(2502)에서, 비디오 소스는 비디오 소스가 아날로그 또는 디지털 데이터를 지원하는지를 결정하기 위해 심문된다. 만일 비디오 소스가 단지 아날로그 데이터만을 지원하면, 그 커플링 장치(100)의 기능적 모드는 아날로그에 세트될 것이고(스텝2508), 그 프로세스는 끝날 것이다.(스텝 2512)
비디오 소스가 출력 디지털 데이터를 출력할 수 있으면, 그 프로세스는 스텝(2506)을 계속한다. 그 디스플레이 장치는 그 후 디스플레이 장치가 디지털 데이터를 수신하기 위해 구현되었는지를 결정하기 위해 심문된다. 만일 디스플레이 장치가 단지 아날로그 데이터만을 지원할 경우, 그 커플링 장치의 기능적 모드는 아날로그로 세트될 것이고, 그 후 그 프로세스는 끝이 날 것이다(스텝 2512). 그렇지 않은 경우, 그 커플링 장치들의 기능적 모두는 디지털로 세트된다(스텝 2510).예를 들어, 프로세서는 모드를 디지털로 세트하기 위한 커플링 장치 이내에서 스위치들을 제어한다. 일반적으로, 그 커플링 장치는 두 비디오 소스와 비디오 싱크가 대응하는 디지털 모드 내에서 작동하고 있을 때에만 전체 디지털 모드에서 작동하기 위해 구현된다.
도 26은 당해 발명의 일부 측면들과 일치하는 실시간 비디오 이미지 퀄리티 체크를 제공하기 위한 프로세스(2600)의 상세한 플로우차트를 보여준다. 이 실시예에서, 모든 프로세스(3600)의 결정은 디스플레이 인터페이스에 연결된 프로세스에 의해 만들어진다.
스텝(2600)에서, 비디오 신호는 비디오 소스로부터 수신된다. 다음으로, 신호 퀄리티 테스트 패턴은 수신된 비디오 신호(스텝 2602)와 관련된 비디오 소스에 의해 제공된다. 스텝 2604에서, 비트 에러 비율의 결정이 퀄리티 테스트 패턴에 기초하여 만들어진다. 그 후, 비트 에러 비율이 스레쉬홀드 값(스텝 2606)보다 더 큰지에 의해 만들어진다. 만일 비트 에러 비율이 스레쉬홀드 값보다 더 크기 않다고 결정되면, 결정은 더 많은 비디오 프레임이 있는지 없는지에 의해 결정된다(스텝 2614). 더 이상의 비디오 프레임들이 있다고 결정되면 프로세스는 스텝(2600)으로 되돌아간다. 그렇지 않으면, 그 프로세스는 끝난다.
그러나 만일 비트 에러 비율이 스텝 2606에서 스레쉬홀드 값보다 더 크다고 결정되면, 그 결정은 비트 비율이 회소 비트 비율보다 더 큰지에 관하여 만들어진다(스텝 2608). 만일 비트 비율이 회소 비트 비율보다 더 큰 경우, 비트 비율은 낮아지고(스텝 2610)그리고 그 프로세스는 스텝 2606으로 되돌아온다. 만일 비트 비율이 최소 비트 비율보다 높지 않으면, 그 모드는 아날로그 모드(스텝 2612)로 변화되고 그 프로세스는 끝난다.
도 27은 당해 발명의 실시예와 일치하는 링크 셋 업 프로세스(2700)를 위한 플로우차트를 보여준다. 상기 프로세스(2700)는 핫플러그 감지 이벤트 공지의 수신에 의해 2702에서 시작한다. 2704에서 메인 링크 조회는 최대 데이터 비율, 수신기 내에 포함된 다수의 시간 기반 복구 유닛들 그리고 이용 가능한 버퍼 크기를 결정하기 위해 관련된 보조 채널에 의해 만들어진다. 다음으로, 2706에서, 최대 링크 데이터 비율은 2708에서 트레이닝 세션을 통해 증명되고, 데이터 흐름 소스는 핫플러그 이벤트로 공지된다. 2710에서, 디스플레이(예를 들어, EDID를 이용하는 경우)의 능력은 보조 채널을 경유하여 결정되고 그리고 2712에서 조회에 응답하고, 이는, 순서대로, 2714에서 메인 링크 트레이닝 세션의 협력의 결과를 초래한다.
다음으로, 2716에서, 흐름 소스는 2718에서 보조 채널을 경유하여 수신기 쪽으로 흐름 속성을 보내고, 그 흐름 소스는 또한 2720에서 요청된 다수의 데이터 흐름들을 지원하는 것이 가능한지를 공지한다. 2772에서, 그 다양한 패킷들은 관련된 패킷 헤더들의 부가와 다수의 소스 흐름들의 멀티 플렉싱에 의해 형성된다. 2726에서 결정은 링크 상태가 OK이 인지 아닌지를 결정한다. 링크 상태가 OK가 아닐 때, 그 소스가 2724에서 링크 실패 이벤트에 의해 공지된다. 그렇지 않으면, 그 링크 데이터 흐름들은 2730에서 다양한 패킷 헤더들에 기초한 원래의 흐름들로 재구성된다. 2732에서, 그 구성된 원 데이터 흐름들은 디스플레이 장치로 패스된다.
도 28 은 당해 발명의 실시예에 일치하는 트레이닝 세션을 수행하기 위한 프로세스(2800)의 상세한 플로우차트를 보여준다. 트레이닝 세션 프로세스(2800)는 도 25내에 설명된 작동(2506)의 한 구현이다. 트레이닝 세션은 수신기에 대한 세트 링크 비율에서 메일 링크에 대한 트레이닝 패턴을 보냄으로써 2802에서 시작된다. 특별한 링크 트레이닝 패턴을 보냄으로써 2802에서 시작된다. 특별 링크 트레이닝 패턴은 도 11에 보인다. 설명된 것과 같이, 트레이닝 세션 동안, 위상 1은 위상 2가 가장 긴 동안 가장 짧은 런렝스를 표현한다. 그 수신기는 이퀄라이저를 최적화하기위해 이러한 두 개의 위상들을 이용하는 것이다. 위상 3에서, 비트 락과 문자 락은 링크 퀄리티가 합리적인 한 획득된다. 2804에서, 그 수신기는 관련된 트레이닝 상태와 트레이닝 상태에 기초하고, 그 수신기는 3개 위상의 각각에 대한 패스/실패 비트와 2806에서 송신기를 체크한다. 각각의 위상에서, 그 수신기는 단지 그리고 2810에서 패스의 감지에 다음 위상을 진행 할 것이며 수신기가 패스를 감지하지 못하면 그 수신기는 링크 비율을 감소하고 트레이닝 세션을 반복한다. 그 메인 링크는 패스가 2812에서 감지되는 그 링크 비율에서 준비된다.
도 29는 발명을 구현하기 위해 쓰이는 컴퓨터 시스템(2900)을 표현한다. 컴퓨터 시스템(2900)은 단지 그래픽 시스템의 실시예이고, 이 때 그 당해 발명은 구현될 수 있다. 컴퓨터 시스템(2900)은 중앙 프로세싱 유닛(CPU)(1510), 무작위 접근 메모리(RAM)(2920), 읽기 전용 메모리(ROM)(2925), 하나 이상의 주변 장치들(2930), 그래픽 제어기(2960), 예비 저장 장치(2940 그리고 2950), 그리고 디지털 디스플레이 유닛(2970)을 포함한다. 당업자에게 잘 알려진 것과 같이, ROM은 RAM이 양-방향 방법 내에 데이터와 지시들을 전송하기 위해 특별히 사용되는 동안, CPU(2910)쪽으로 한-방향으로 데이터와 지시들을 전송하기 위해 작동한다. CPU(2910)은 일반적으로 꽤 많은 프로세서를 포함한다. 예비 기억장치들(2940과 2950) 모두 어떠한 적당한 컴퓨터-판독 미디어를 포함한다. 두 번째 장치 매개물(880)은, 이는 특히 대량 메모리 장치이고, 또한 CPU(2910)에 양방향으로 결합되고 그리고 부가적인 데이터 저장 능력을 제공한다. 상기 대량 메모리 장치(880)는 컴퓨터 코드, 데이터 등을 포함하는 프로그램들을 저장하기 위해 사용된다. 특히, 대량 메모리 장치(880)는 일반적으로 첫 번째 저장 장치들(2940,2950)보다 더 느린 테이프와 하드 디스크와 같은 저장 매체이다. 대량 메모리 저장 장치(880)는 마그네틱 또는 종이테이프 판독기 또는 다른 잘 알려진 장치의 형태를 취한다. 대량 메모리 장치(880) 이내에 보유된 정보는, 적당한 경우, 가상적 메모리와 같은 RAM(2920)의 부분과 같이 표준 유형 내에 통합되는 것이 바람직하다.
CPU들(2910)은 또한 포함될 수 있는 하나 이상의 입력/출력 장치들(890)에 결합되나, 비디오 모니터, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-민감 디스플레이, 변환 카드 판독기, 마그네틱 또는 종이테이프 판독기, 자리판, 첨필, 음성 또는 필적 인식기, 또는 물론 다른 컴퓨터와 같은 잘 알려진 입력 장치들과 같은 장치들에 반드시 제한되는 것은 아니다. 마지막으로, CPU들(2910)은 선택적으로 컴퓨터나 원거리 통신 네트워크에 결합될 수 있다. 예를 들어, 인터넷 네트워크 또는 인트라 네트워크 등이며, 이는 2995에서 일반적으로 보이는 네트워크 연결을 이용한다. 그러한 네트워크 연결과 함께, 숙고해야 할 것은 CPU(2910)은 네트워크로부터 정보를 수신하거나 또는 위에서 설명된 방법 스텝들을 수행하기 위한 경로에서네트워크로 정보를 출력한다. 그러한 정보는, 이는 주로 CPU를 이용하여 실행되는 일련의 구조들로 주로 표현되고, 네트워크로부터 수신되고 네트워크로 출력된다. 예를 들어, 반송파 내에 구체화된 컴퓨터 데이터 신호의 형태 내이다. 위에서-서술한 장치들과 물질들은 컴퓨터 하드웨어나 소프트웨어 당업자들에게 친숙할 것이다.
그래픽 제어기(2960)는 아날로그 이미지 데이터와 대응하는 참고 신호를 생성하며, 디지털 디스플레이 유닛(2970)에 둘 다 제공한다. 상기 아날로그 이미지 데이터는 발생될 수 있고, 예를 들어, CPU(2910)으로부터 수신된 픽셀 데이터에 기초하거나 또는 외부 인코드(보이지 않음)로부터 발생될 수 있다. 한 실시예에서, 아날로그 이미지 데이터는 RGB 포맷 내에서 제공되고 상기 관련 신호는 당업자에게 잘 알려진 VSYNC 그리고 HSYNC 신호들을 포함한다. 그러나 이해하여야 하는 것은 발명은 다른 포맷들 내의아날로그 이미지, 데이터 그리고/또는 참고 신호들과 함께 구현될 수 있다. 예를 들어, 아날로그 이미지 데이터는 비디오 신호 데이터를 EH한 대응하는 시간 관련 신호와 함께 포함할 수 있다.
당해 발명의 적은 실시예만 설명이 되었음에도 불구하고, 당해 발명은 발명의 영역이나 기술적 사상으로부터 벗어남 없이 다른 특정 형태에서도 구체화될 수 있다. 당해 발명의 실시예는 예증으로서 간주되고 강요적인 것은 아니며, 당해 발명은 여기에서 주어진 상세 점들에만 제한되는 것은 아니나 동등한 전체 발명의 영역을 따른 첨부된 청구항 영역에서 수정될 수는 있다.
당해 발명의 인터페이스는 포인트-대-포인트, 패킷-기반, 플러그&플레이, 함께 사용하기에 적합하도록 열리거나 오를 수 있는(scalable) 직렬의 디지털 디스플레이인터페이스, 그러나 여기에 제한되지 않고, 노트북/한 세트로 된 PC의 것 이내에 LCD 연결기를 제공하는 것과 마찬가지의 데스크톱 모니터들, 그리고 HDTV 디스플레이 등을 포함하는 소비자 전기 디스플레이 장치들이다. 단일 비디오 레스터에 Vsync, Hsync, DE 등과 같은 시간 신호들을 더하여 전송하는 종래의 디스플레이 인터페이스들과는 달리, 그 발명의 인터페이스는 물리적 링크 이내에 설립된 " 가상 파이프"의 형태 내에 동시에 하나 이상의 패킷 흐름들을 전송하는 것이 가능한 멀티-스트림 패킷 전송의 시스템을 제공한다.

Claims (8)

  1. 원래 흐름 비율과 일치하는 소스 패킷 데이터를 수신하기 위해 배열된 소스 장치에 결합된 송신기 유닛을 포함하는 멀티미디어 싱크 장치와 멀티미디어 소스 장치를 결합하기 위해 배열된 패킷 기반 디스플레이 인터페이스에서, 수신기 유닛이 싱크 장치에 결합되고, 그리고 이 때, 링킹 유닛은 상기 송신기 유닛과 상기 수신기 유닛간의 원래 흐름 비율에 독립적인 링크 비율과 일치하는 소스 패킷에 기초한 다수의 멀티미디어 데이터 패킷들로 형성되는 멀티미디어 데이터 패킷 흐름을 전송하기 위해 배열된 송신기 유닛과 수신기 유닛을 결합하는, 링크 비율과 픽셀/오디오 비율을 위한 계산 방법으로서,
    - 210*33*57*111Hz 와 같은 마스터 주파수 23.76GHz 에 기초한 네 개의 변수들 A, B, C, D 은 지닌 링크 비율과 픽셀/오디오 클락 비율을 표현하고,
    - 상기 링크 클락으로부터 픽셀/오디오 클락을 재 발생시키는
    단계를 포함하는 것을 특징으로 하는 링크 비율과 픽셀/오디오 비율을 위한 계산 방법.
  2. 제 1 항에 있어서, 이 때 상기 픽셀/오디오 클락 비율 = 2A*3B*5C*11DHz 인 것을 특징으로 하는 링크 비율과 픽셀/오디오 비율을 위한 계산 방법.
  3. 제 2 항에 있어서, 이 때 A=4 비트, B=2 비트, C=3 비트 그리고 D=1 비트 인 것을 특징으로 하는 링크 비율과 픽셀/오디오 비율을 위한 계산 방법.
  4. 제 1 항에 있어서, 상기 방법은,
    -4개의 변수들, A', B', C', D' 을 지닌 링크 비율을 정의하는
    단계를 포함하는 것을 특징으로 하는 링크 비율과 픽셀/오디오 비율을 위한 계산 방법.
  5. 원래 흐름 비율과 일치하는 소스 패킷 데이터를 수신하기 위해 배열된 소스 장치에 결합된 송신기 유닛을 포함하는 멀티미디어 싱크 장치와 멀티미디어 소스 장치를 결합하기 위해 배열된 패킷 기반 디스플레이 인터페이스에서, 수신기 유닛이 싱크 장치에 결합되고, 그리고 이 때, 링킹 유닛은 상기 송신기 유닛과 상기 수신기 유닛간의 원래 흐름 비율에 독립적인 링크 비율과 일치하는 소스 패킷에 기초한 다수의 멀티미디어 데이터 패킷들로 형성되는 멀티미디어 데이터 패킷 흐름을 전송하기 위해 배열된 송신기 유닛과 수신기 유닛을 결합하는, 링크 비율과 픽셀/오디오 비율을 계산하기 위한 컴퓨터 프로그램 상품으로서,
    - 210*33*57*111Hz 와 같은 마스터 주파수 23.76GHz 에 기초한 네 개의 변수들 A, B, C, D 은 지닌 링크 비율과 픽셀/오디오 클락 비율을 표현하기 위한 컴퓨터 코드,
    - 상기 링크 클락으로부터 픽셀/오디오 클락을 재 발생시키기 위한 컴퓨터 코드, 그리고,
    - 상기 컴퓨터 코드를 저장하기 위한 컴퓨터 판독형 매체
    은 포함하는 것을 특징으로 하는 컴퓨터 프로그램 상품.
  6. 제 5 항에 있어서, 이 때 상기 픽셀/오디오 클락 비율 = 2A*3B*5C*11DHz 인 것을 특징으로 하는 컴퓨터 프로그램 상품.
  7. 제 6 항에 있어서, 이 때 A=4 비트, B=2 비트, C=3 비트 그리고 D=1 비트 인 것을 특징으로 하는 컴퓨터 프로그램 상품.
  8. 제 5 항에 있어서, 상기 방법은,
    -4개의 변수들, A', B', C', D' 을 지닌 링크 비율을 정의하기 위한 컴퓨터 코드를
    포함하는 것을 특징으로 하는 컴퓨터 프로그램 상품.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160093181A (ko) * 2015-01-28 2016-08-08 삼성디스플레이 주식회사 커맨드 입력 방법 및 표시 시스템

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7620062B2 (en) * 2003-05-01 2009-11-17 Genesis Microchips Inc. Method of real time optimizing multimedia packet transmission rate
US7405719B2 (en) * 2003-05-01 2008-07-29 Genesis Microchip Inc. Using packet transfer for driving LCD panel driver electronics
US8204076B2 (en) 2003-05-01 2012-06-19 Genesis Microchip Inc. Compact packet based multimedia interface
US7567592B2 (en) * 2003-05-01 2009-07-28 Genesis Microchip Inc. Packet based video display interface enumeration method
US7424558B2 (en) * 2003-05-01 2008-09-09 Genesis Microchip Inc. Method of adaptively connecting a video source and a video display
US7733915B2 (en) 2003-05-01 2010-06-08 Genesis Microchip Inc. Minimizing buffer requirements in a digital video system
US7068686B2 (en) 2003-05-01 2006-06-27 Genesis Microchip Inc. Method and apparatus for efficient transmission of multimedia data packets
US7088741B2 (en) 2003-05-01 2006-08-08 Genesis Microchip Inc. Using an auxilary channel for video monitor training
US8068485B2 (en) 2003-05-01 2011-11-29 Genesis Microchip Inc. Multimedia interface
US8059673B2 (en) 2003-05-01 2011-11-15 Genesis Microchip Inc. Dynamic resource re-allocation in a packet based video display interface
US7839860B2 (en) 2003-05-01 2010-11-23 Genesis Microchip Inc. Packet based video display interface
US7800623B2 (en) 2003-09-18 2010-09-21 Genesis Microchip Inc. Bypassing pixel clock generation and CRTC circuits in a graphics controller chip
US7487273B2 (en) * 2003-09-18 2009-02-03 Genesis Microchip Inc. Data packet based stream transport scheduler wherein transport data link does not include a clock line
US7634090B2 (en) 2003-09-26 2009-12-15 Genesis Microchip Inc. Packet based high definition high-bandwidth digital content protection
US7436777B2 (en) * 2004-01-12 2008-10-14 Hewlett-Packard Development Company, L.P. Failed link training
US7613958B2 (en) 2004-01-12 2009-11-03 Hewlett-Packard Development Company, L.P. Error detection in a system having coupled channels
US7672222B2 (en) * 2004-01-12 2010-03-02 Hewlett-Packard Development Company, L.P. Link failures
US7606253B2 (en) * 2004-01-12 2009-10-20 Hewlett-Packard Development Company, L.P. Successful transactions
US7293127B2 (en) * 2004-01-15 2007-11-06 Ati Technologies, Inc. Method and device for transmitting data using a PCI express port
US7624213B2 (en) * 2005-02-11 2009-11-24 Hewlett-Packard Development Company, L.P. Passing identification information
US7721159B2 (en) * 2005-02-11 2010-05-18 Hewlett-Packard Development Company, L.P. Passing debug information
TWI246315B (en) * 2004-11-09 2005-12-21 Realtek Semiconductor Corp Apparatus and method for improving transmission of visual data
US9497109B2 (en) * 2005-02-11 2016-11-15 Hewlett Packard Enterprise Development Lp Switching mesh with user-configurable paths
US20060253768A1 (en) * 2005-05-03 2006-11-09 Intel Corporation Techniques to speculatively determine network protocol unit integrity
US20070060104A1 (en) * 2005-08-03 2007-03-15 Sbc Knowledge Ventures Lp Method and apparatus for improving communication security
US8401461B2 (en) * 2006-02-14 2013-03-19 Panasonic Corporation Wireless communication system for wirelessly transmitting setting information of display unit
KR100896686B1 (ko) * 2006-06-05 2009-05-14 삼성전자주식회사 비압축 등시성 데이터 전송을 위한 채널 할당 관리 방법,비압축 등시성 데이터 전송 방법 및 상기 방법을 이용하는장치
CN101206517B (zh) * 2006-12-22 2011-06-22 群康科技(深圳)有限公司 电脑
US8248960B2 (en) 2007-05-01 2012-08-21 Sharp Kabushiki Kaisha Data transmission with dynamic modulation scheme and/or transfer rate
US20090079687A1 (en) * 2007-09-21 2009-03-26 Herz Williams S Load sensing forced mode lock
US9110624B2 (en) * 2007-09-21 2015-08-18 Nvdia Corporation Output restoration with input selection
US8049761B1 (en) * 2007-11-08 2011-11-01 Nvidia Corporation Bus protocol for transferring pixel data between chips
US20090187686A1 (en) * 2008-01-21 2009-07-23 Dell Products L.P. Methods and Appartus for Keyboard Video Mouse (KVM) Switching
WO2009147839A1 (ja) * 2008-06-03 2009-12-10 キヤノン株式会社 通信デバイス及び変換アダプタ
JP5694292B2 (ja) 2009-04-14 2015-04-01 エーティーアイ・テクノロジーズ・ユーエルシーＡｔｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｕｌｃ 埋め込まれたクロックの回復
US8156238B2 (en) 2009-05-13 2012-04-10 Stmicroelectronics, Inc. Wireless multimedia transport method and apparatus
US8860888B2 (en) 2009-05-13 2014-10-14 Stmicroelectronics, Inc. Method and apparatus for power saving during video blanking periods
US8760461B2 (en) * 2009-05-13 2014-06-24 Stmicroelectronics, Inc. Device, system, and method for wide gamut color space support
US8429440B2 (en) 2009-05-13 2013-04-23 Stmicroelectronics, Inc. Flat panel display driver method and system
US8370554B2 (en) 2009-05-18 2013-02-05 Stmicroelectronics, Inc. Operation of video source and sink with hot plug detection not asserted
US8582452B2 (en) 2009-05-18 2013-11-12 Stmicroelectronics, Inc. Data link configuration by a receiver in the absence of link training data
US8468285B2 (en) 2009-05-18 2013-06-18 Stmicroelectronics, Inc. Operation of video source and sink with toggled hot plug detection
US8291207B2 (en) 2009-05-18 2012-10-16 Stmicroelectronics, Inc. Frequency and symbol locking using signal generated clock frequency and symbol identification
JP5241638B2 (ja) 2009-07-23 2013-07-17 川崎マイクロエレクトロニクス株式会社 表示制御装置
US8085066B2 (en) * 2009-10-21 2011-12-27 Renesas Electronics America Inc. xCP on 2 CSI
US8683241B2 (en) * 2009-12-25 2014-03-25 Dell Products L.P. Methods and system for reducing battery leakage in an information handling system
US8671234B2 (en) 2010-05-27 2014-03-11 Stmicroelectronics, Inc. Level shifting cable adaptor and chip system for use with dual-mode multi-media device
JP6359309B2 (ja) * 2014-03-27 2018-07-18 株式会社メガチップス 送信装置及び画像通信システム並びにクロックの転送方法
CN105680871B (zh) * 2016-04-07 2018-09-28 武汉芯泰科技有限公司 用于数据串行传输的并串、串并转换装置
US20180183899A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Transport agnostic display protocol
US10791003B2 (en) 2017-10-30 2020-09-29 Intel Corporation Streaming on diverse transports
WO2020173183A1 (en) * 2019-02-27 2020-09-03 Huawei Technologies Co., Ltd. Parallel processing pipeline considerations for video data with portions designated for special treatment
CN111669635B (zh) * 2020-06-15 2022-04-29 武汉精立电子技术有限公司 一种基于视频接口的时钟传输、恢复方法及装置

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2024546B (en) * 1978-05-26 1982-12-22 Racal Group Services Ltd Frequency synthesisers
US4725786A (en) * 1984-07-26 1988-02-16 Comstron Corporation Full-octave direct frequency synthesizer
US5502837A (en) * 1992-08-11 1996-03-26 Sun Microsystems, Inc. Method and apparatus for clocking variable pixel frequencies and pixel depths in a memory display interface
US5901149A (en) * 1994-11-09 1999-05-04 Sony Corporation Decode and encode system
US5953350A (en) * 1995-03-13 1999-09-14 Selsius Systems, Inc. Multimedia client for multimedia/hybrid network
US5909465A (en) * 1996-12-05 1999-06-01 Ericsson Inc. Method and apparatus for bidirectional demodulation of digitally modulated signals
EP0960509B1 (en) * 1997-02-17 2005-12-07 COMMUNICATION & CONTROL ELECTRONICS LIMITED Local communication system
US6353594B1 (en) * 1998-03-04 2002-03-05 Alcatel Canada Inc. Semi-permanent virtual paths for carrying virtual channels
US6326961B1 (en) * 1998-09-30 2001-12-04 Ctx Opto-Electronics Corp. Automatic detection method for tuning the frequency and phase of display and apparatus using the method
US6697376B1 (en) * 1998-11-20 2004-02-24 Diva Systems Corporation Logical node identification in an information transmission network
US6223089B1 (en) * 1999-03-15 2001-04-24 Raylar Design, Inc. Method and apparatus for controlling computers remotely
US6614800B1 (en) * 1999-09-02 2003-09-02 International Business Machines Corporation Method and system for virtual private network administration channels
US6608828B1 (en) * 1999-09-15 2003-08-19 Ericsson Inc. Methods and systems for decoding headers that are repeatedly transmitted and received along with data on a radio channel
JP3349490B2 (ja) * 2000-02-14 2002-11-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 画像表示方法、画像表示システム、ホスト装置、画像表示装置、およびディスプレイ用インターフェイス
JP2002049363A (ja) * 2000-05-24 2002-02-15 Sharp Corp 画像表示システム
US20020075902A1 (en) * 2000-09-22 2002-06-20 Abbas Syed Aun Optimum overhead framing techniques for ADSL DMT modems
WO2002032148A1 (en) * 2000-10-11 2002-04-18 Sony Electronics Inc. Adaptive clocking mechanism for digital video decoder
US6820614B2 (en) * 2000-12-02 2004-11-23 The Bonutti 2003 Trust -A Tracheal intubination
CA2327898A1 (en) * 2000-12-08 2002-06-08 Alcatel Canada Inc. System and method for establishing a communication path associated with an mpls implementation on an atm platform
US7161998B2 (en) * 2001-01-24 2007-01-09 Broadcom Corporation Digital phase locked loop for regenerating the clock of an embedded signal
GB2383240B (en) * 2001-12-17 2005-02-16 Micron Technology Inc DVi link with parallel test data
US7088398B1 (en) * 2001-12-24 2006-08-08 Silicon Image, Inc. Method and apparatus for regenerating a clock for auxiliary data transmitted over a serial link with video data
US7308059B2 (en) * 2002-02-06 2007-12-11 Broadcom Corporation Synchronization of data links in a multiple link receiver
US7161557B2 (en) * 2002-04-08 2007-01-09 Clearcube Technology, Inc. Selectively updating a display in a multi-display system
US7283566B2 (en) * 2002-06-14 2007-10-16 Silicon Image, Inc. Method and circuit for generating time stamp data from an embedded-clock audio data stream and a video clock
US7203853B2 (en) * 2002-11-22 2007-04-10 Intel Corporation Apparatus and method for low latency power management on a serial data link
US7197680B2 (en) * 2003-04-17 2007-03-27 Arm Limited Communication interface for diagnostic circuits of an integrated circuit
US7405719B2 (en) * 2003-05-01 2008-07-29 Genesis Microchip Inc. Using packet transfer for driving LCD panel driver electronics
US7620062B2 (en) * 2003-05-01 2009-11-17 Genesis Microchips Inc. Method of real time optimizing multimedia packet transmission rate
US7088741B2 (en) * 2003-05-01 2006-08-08 Genesis Microchip Inc. Using an auxilary channel for video monitor training
US20040218624A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Packet based closed loop video display interface with periodic status checks
US20040218599A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Packet based video display interface and methods of use thereof
US7068686B2 (en) * 2003-05-01 2006-06-27 Genesis Microchip Inc. Method and apparatus for efficient transmission of multimedia data packets
US20040221312A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Techniques for reducing multimedia data packet overhead
US7424558B2 (en) * 2003-05-01 2008-09-09 Genesis Microchip Inc. Method of adaptively connecting a video source and a video display
US20040221315A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Video interface arranged to provide pixel data independent of a link character clock
US7733915B2 (en) * 2003-05-01 2010-06-08 Genesis Microchip Inc. Minimizing buffer requirements in a digital video system
US7487273B2 (en) * 2003-09-18 2009-02-03 Genesis Microchip Inc. Data packet based stream transport scheduler wherein transport data link does not include a clock line
US7800623B2 (en) * 2003-09-18 2010-09-21 Genesis Microchip Inc. Bypassing pixel clock generation and CRTC circuits in a graphics controller chip

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160093181A (ko) * 2015-01-28 2016-08-08 삼성디스플레이 주식회사 커맨드 입력 방법 및 표시 시스템

Also Published As

Publication number Publication date
TW200504676A (en) 2005-02-01
US6992987B2 (en) 2006-01-31
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JP2005004730A (ja) 2005-01-06
SG138449A1 (en) 2008-01-28
US20040218625A1 (en) 2004-11-04
EP1473700A2 (en) 2004-11-03
CN1573679A (zh) 2005-02-02

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