KR20040079175A - 반도체 소자의 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전극 형성방법에 관한 것으로, 특히, NH3계열의 가스를 이용하여 전극을 형성하는 반도체 소자의 전극 형성방법에 있어서, 반도체 기판 상부에 전극을 형성하기 위한 물질층을 형성하는 단계와, 상기 물질층과 상기 NH3계열 가스와의 반응시간 및 반응속도를 줄여 상기 물질층 상부에 제 1실리콘질화막을 형성하는 단계와, 상기 제 1실리콘질화막을 패터닝하는 단계와, 상기 패터닝된 제 1실리콘질화막을 마스크로 하여 상기 물질층을 식각하는 단계와, 상기 물질층과 상기 NH3계열 가스와의 반응시간 및 반응속도를 줄여 상기 패터닝 및 식각된 결과물의 상부 및 측부에 제 2실리콘질화막을 형성하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명은 물질층의 금속전극이 NH3가스와 반응하는 반응시간 및 반응속도를 줄여 질화현상의 발생을 현저히 억제함으로써, 전도성 물질층의 저항 증가를 방지할 수 있으며, 이로 인해 반도체 소자의 동작특성을 향상시켜 안정된 수율 확보에 기여할 수 있다.
Description
본 발명은 반도체 소자의 전극 형성방법에 관한 것으로, 특히, 실리콘질화막을 하드마스크 또는 스페이서로 사용하는 전도성 물질층을 형성하는 반도체 소자의 전극 형성방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory)과 SRAM(Static Random Access Memory) 등과 같은 반도체 소자는 고집적화됨에 따라 셀의 크기가 작아지고 있으며, 이에 대응하여 보다 미세한 선폭의 전극라인들 즉, 비트라인과 워드라인의 구현이 요구된다. 전극라인의 선폭이 작아지는 것은 그 만큼 저항을 증가시켜 원활한 신호의 전달을 방해하므로, 반도체 소자의 동작특성에 영향을 끼치게 된다.
따라서, 최근에 미세 선폭을 구현하면서도 낮은 저항 값을 유지시키기 위한 다양한 방법들이 개발되었다. 그 중 하나의 방법은 다결정 실리콘 전극층과 금속 전극층으로 이루어진 물질층으로 전극라인을 형성하고, 저항을 최소화하기 위해 TiSi2, CoSi2, W, Mo, Al, Cu 등의 전도성 재료를 사용하여 상기 금속 전극층을 형성하는 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 단면도이다. 여기서, 도 1a는 하드마스크 공정 후의 단면도이고, 도 1b는 스페이서 공정 후의 단면도이다.
도 1a 및 도 1b를 참조하여 종래 기술에 따른 반도체 소자의 전극 형성방법을 설명하면 다음과 같다.
먼저, 도 1a에 나타낸 바와 같이, 반도체 기판(미도시)의 상부에 전극을 형성하기 위해 불순물이 주입된 다결정 실리콘 전극(1)과 텅스텐 재료의 금속 전극(2)으로 이루어진 물질층(1,2)을 형성한다. 이 때, 물질층(1,2)은 400~800℃에 달하는 높은 공정온도에서 형성된다.
그 다음, 상기 반도체 기판(미도시)을 반응챔버내에 장입한 후 금속 전극(2)의 상부에 하드마스크용 실리콘질화막(4)을 형성한다.
이 때, 하드마스크용 실리콘질화막(4)은 공정온도가 600℃ 이상인 저압화학기상증착법(Low Pressure Chemical Vapor Deposition: 이하, LPCVD라함)과, 플라즈마 화학기상증착법(Plasma Enhenced Chemical Vapor Deposition: 이하, PECVD라함)과, 매엽식 증착공정이 가능한 단일챔버형 저압화학기상증착법(Single chamber type Low Pressure Chemical Vapor Deposition: 이하, SLPCVD라함) 중 하나를 사용하여 형성한다.
상기 하드마스크용 실리콘질화막(4)을 형성하기 위한 반응가스로는 NH3와 SiH4 또는 NH3와 SiH2Cl2이 적용된다. 상기 반응가스를 주입하여 세부공정을 진행할 시 먼저, NH3를 주입하고, 다음으로 반응챔버내의 압력과 온도를 안정화시킨 후 SiH4또는 SiH2Cl2를 주입한다.
상기의 공정조건에 따라 하드마스크용 실리콘질화막(4)을 형성하는 경우 금속 전극층(2)이 NH3와 반응하여 질화되는 현상이 발생되고, 그 결과로 금속 전극(2)과 하드마스크용 실리콘질화막(4)의 경계부분에 하나의 반응성 금속질화물층(6)이 형성된다.
그 다음, 전극형성영역을 정의하여 하드마스크용 실리콘질화막(4)을 패터닝하고, 이렇게 패터닝된 실리콘질화막(4)을 마스크로 하여 물질층(1,2)을 순차적으로 식각한다.
그 다음, 도 1b에 나타낸 바와 같이, 상기 결과물의 전면에 스페이서용 실리콘질화막(8)을 형성한다. 이 때, 스페이서용 실리콘질화막(8)은 상기 하드마스크용 실리콘질화막(4)을 형성할 때 사용되었던 공정조건과 동일한 조건 즉, 동일한 반응가스, 압력 및 온도에서 형성된다.
따라서, 하드마스크용 실리콘질화막(4)을 형성할 때와 유사하게, 질화현상으로 인하여 물질층(1,2)의 측벽부를 따라 또 하나의 반응성 금속질화물층(10)이 형성된다.
이 후, 상기 반응챔버내에 공급된 반응가스를 진공 펌핑한 후 하드 마스크용 및 스페이서용 실리콘질화막이 형성된 반도체 기판을 상기 반응챔버내에서 꺼냄으로써 전극 형성 공정이 완료된다.
이와 같이, 종래의 기술에서는 질화현상으로 인해 물질층에 반응성 금속질화물층이 생성되는 바, 물질층의 표면적이 감소하게 되고, 결과적으로 전극의 저항이 증가하게 된다. 이는 반도체 소자의 동작 속도를 저하시키는 원인으로 작용하게 된다.
또한, 종래 기술에 있어, LPCVD법을 적용하여 실리콘 질화막을 형성하는 경우 LPCVD법은 우수한 단차 도포성을 갖기 때문에 전극 스페이서 용도로 사용될 수 있지만, 높은 공정온도로 인하여 하드마스크 용도로는 적합하지 않는 단점이 있다.
또한, 종래 기술에 있어, PECVD법을 적용하여 실리콘 질화막을 형성하는 경우에 있어, PECVD법은 공정온도가 낮아 금속질화막층의 형성을 방지할 수 있고, 증착속도도 빠르기 때문에 하드마스크 용도로 사용될 수 있지만, 단차도포성이 열악해서 스페이서 용도로 사용될 수 없는 단점이 있다.
따라서, 본 발명 목적은 상기 문제점을 해결하기 위해 물질층의 금속전극이 NH3 가스와 반응하는 반응시간 및 반응속도를 줄여 질화현상의 발생을 현저히 억제함으로써, 전도성 물질층의 저항 증가를 방지하는 반도체 소자의 전극 형성방법을 제공하는 데 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 단면도.
도 3은 종래 기술에 따른 비트라인 전극과 본 발명의 일실시예에 따른 비트라인 전극의 저항 값을 나타낸 그래프.
*도면의 주요부분에 대한 부호설명
10: 다결정 실리콘 전극
12: 금속 전극
14: 하드마스크용 실리콘질화막
16: 스페이서용 실리콘질화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 전극 형성방법은, NH3계열의 가스를 이용하여 전극을 형성하는 반도체 소자의 전극 형성방법에 있어서, 반도체 기판 상부에 전극을 형성하기 위한 물질층을 형성하는 단계; 상기 물질층과 상기 NH3계열 가스와의 반응시간 및 반응속도를 줄여 상기 물질층 상부에 제 1실리콘질화막을 형성하는 단계; 상기 제 1실리콘질화막을 패터닝하는 단계; 상기 패터닝된 제 1실리콘질화막을 마스크로 하여 상기 물질층을 식각하는 단계; 및 상기 물질층과 상기 NH3계열 가스와의 반응시간 및 반응속도를 줄여 상기 패터닝 및 식각된 결과물의 상부 및 측부에 제 2실리콘질화막을 형성하는 단계를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 및 도 2b는 본 발명에 일실시예에 따른 반도체 소자의 전극 형성방법을 설명하기 위한 단면도이다. 여기서, 도 2a는 하드마스크 공정 후의 단면도이고, 도 2b는 스페이서 공정 후의 단면도이다.
도 2a 및 도 2b를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 전극 형성방법을 설명하면 다음과 같다.
먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(미도시)의 상부에 전극을 형성하기 위해 불순물이 주입된 다결정 실리콘 전극(10)과 텅스텐 재료의 금속 전극(12)으로 이루어진 물질층(10,12)을 형성한다. 이 때, 물질층(10,12)은 400~800℃에 달하는 높은 공정온도에서 형성된다. 여기서, 금속 전극(12)은 전극 저항을 낮추는 역할을 수행한다.
본 발명의 일실시예에 따라 상기 물질층(10,12)에는 전극 저항을 낮추기 위한 실리사이드막이 추가로 형성될 수 있다. 이 경우 실리사이드막은 금속 전극(12)의 상부에 형성되는 것이 바람직하다.
그 다음, 상기 반도체 기판(미도시)을 반응챔버내에 장입한 후 LPCVD법과 SLPCVD법 중 하나를 적용하여 금속 전극(12)의 상부에 하드마스크용 실리콘질화막(14)을 형성한다. 이 때, 하드마스크용 실리콘질화막(14)은 600~800℃의 공정 온도, 0.1~500torr의 공정 압력의 분위기에서 증착되며, 하드마스크용 실리콘질화막(14)을 형성하기 위한 반응가스로는 N2, SiH4및 NH3또는 N2, SiH2Cl2및 NH3가 이용된다.
상기 반응가스를 반응챔버내로 주입시켜 하드마스크용 실리콘질화막(14)을 형성하는 공정에 대해 보다 상세히 설명하면, 하드마스크용 실리콘질화막(14)을 형성하기 전에 먼저, 반응챔버를 N2가스로 채워 압력과 온도를 안정화시키고, 이어 NH3반응가스로 분위기를 바꾸어 반응 조건을 안정화시킨 후 SiH4또는 SiH2Cl2와 NH3반응가스를 주입하여 하드마스크용 실리콘질화막(14)을 형성한다. 이때, 금속 전극(12) 상부의 질화현상을 억제하기 위해 상기 NH3반응가스의 주입시간은 LPCVD법을 적용하는 경우 10분 이내로 설정되는 것이 바람직하며, SLPCVD법을 적용하는 경우 30초 이내로 설정되는 것이 바람직하다.
한편, 본 발명의 다른 실시예로서 상기 하드마스크용 실리콘질화막(14)을 형성할 때 상기 N2를 대체하여 Ar 등과 같은 불활성 가스가 사용될 수 있다. 이 경우 반응챔버를 Ar가스로 채워 압력과 온도를 안정화시키고, 이어 NH3반응가스로 분위기를 바꾸어 반응 조건을 안정화시킨 후 SiH4또는 SiH2Cl2와 NH3반응가스를 주입하여 하드마스크용 실리콘질화막(14)을 형성한다.
그 다음, 상기 결과물에 전극형성영역을 정의하여 하드마스크용 실리콘질화막(14)을 패터닝하고, 이렇게 패터닝된 실리콘질화막(14)을 마스크로 하여 물질층(10,12)을 순차적으로 건식 식각한다.
그 다음, LPCVD법과 SLPCVD법 중 하나를 적용하여 상기 결과물의 전면에 스페이서용 실리콘질화막(16)을 형성한다. 여기서, 스페이서용 실리콘질화막(16)은 절연막으로서의 역할과 컨택의 크기를 조절하기 위한 역할을 수행한다.
본 발명의 일실시예에 따라 스페이서용 실리콘질화막(16)은 상기 하드마스크용 실리콘질화막(14) 형성 공정과 동일한 공정조건에서 형성된다. 예컨대, 스페이서용 실리콘질화막(14)을 형성하기 전에 먼저 반응챔버를 N2가스로 채워 압력과 온도를 안정화시키고, 이어 NH3반응가스로 분위기를 바꾸어 반응 조건을 안정화시킨 후 SiH4또는 SiH2Cl2와 NH3반응가스를 주입하여 스페이서용 실리콘질화막(16)을 형성한다. 이때, 금속 전극(12) 측부의 질화현상을 억제하기 위해 상기 NH3주입시간은 LPCVD법을 적용하는 경우 10분 이내로 설정되는 것이 바람직하며, SLPCVD법을 적용하는 경우 30초 이내로 설정되는 것이 바람직하다.
한편, 본 발명의 다른 실시예로서 스페이서용 실리콘질화막(14)를 형성할 시 상기 N2를 대체하여 Ar 등과 같은 불활성 가스가 사용될 수 있다. 이 경우 반응챔버를 Ar가스로 채워 압력과 온도를 안정화시키고, 이어 NH3반응가스로 분위기를 바꾸어 반응 조건을 안정화시킨 후 SiH4또는 SiH2Cl2와 NH3반응가스를 주입하여 스페이서용 실리콘질화막(16)을 형성한다.
이 후, 상기 반응챔버내에 공급된 반응가스를 진공 펌핑한 후 하드 마스크용(14) 및 스페이서용 실리콘질화막(16)이 형성된 반도체 기판을 상기 반응챔버내에서 꺼냄으로써 전극 형성 공정이 완료된다.
따라서, 본 발명의 실시예에서는 하드마스크용 실리콘질화막(14)과 스페이서용 실리콘질화막(16)을 형성할 시 N2를 먼저 주입한 후 NH3를 주입하되 금속 전극(12)과 반응하는 시간 및 속도를 최소화함으로써, 질화현상으로 인한 금속 전극(12)의 저항 증가를 방지할 수 있게 된다.
도 3은 종래 기술에 따른 비트라인 전극과 본 발명에 따른 비트라인 전극의 저항 값을 나타낸 그래프로서, 특히, 종래 기술과 본 발명의 방법을 각각이 적용하여 0.1㎛급 DRAM 소자의 비트라인 전극을 형성하였을 때 상기 비트라인 전극의 저항을 비교한 그래프이다. 여기서, 참조부호 a는 종래의 LPCVD법을 적용한 경우의 그래프이고, b는 종래의 PECVD법을 적용한 경우의 그래프이고, c는 본 발명에 따른 LPCVD를 적용한 그래프이다.
도 3의 그래프에서 알 수 있는 바와 같이, 본 발명의 방법이 적용된 경우 종래의 비트라인 전극에 비해 10~20％ 정도 저항 값이 감소하는 효과가 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 하드마스크용 실리콘질화막 및 스페이서용 실리콘질화막이 NH3가스와 반응하는 반응시간 및 반응속도를 줄여 질화현상의 발생을 현저히 억제함으로써, 전도성 물질층의 저항 증가를 방지할 수 있으며, 이로 인해 반도체 소자의 동작특성을 향상시켜 안정된 수율 확보할 수 있는 효과가 있다.
또한, 본 발명에 따른 LPCVD법 및 SLPCVD을 적용하여 실리콘 질화막을 형성하는 경우 이 실리콘 질화막을 하드마스크 및 스페이서로서의 용도로 사용할 수 있는 다른 효과가 있다.
Claims (9)
- NH3계열의 가스를 이용하여 전극을 형성하는 반도체 소자의 전극 형성방법에 있어서,반도체 기판 상부에 전극을 형성하기 위한 물질층을 형성하는 단계;상기 물질층과 상기 NH3계열 가스와의 반응시간 및 반응속도를 줄여 상기 물질층 상부에 제 1실리콘질화막을 형성하는 단계;상기 제 1실리콘질화막을 패터닝하는 단계;상기 패터닝된 제 1실리콘질화막을 마스크로 하여 상기 물질층을 식각하는 단계; 및상기 물질층과 상기 NH3계열 가스와의 반응시간 및 반응속도를 줄여 상기 패터닝 및 식각된 결과물의 상부 및 측부에 제 2실리콘질화막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 1 항에 있어서,상기 물질층은 불순물 도핑된 다결정 실리콘 전극층과, 상기 다결정 실리콘 전극층의 상부에 형성된 금속 전극층으로 구성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 1 항에 있어서,상기 물질층은 불순물이 도핑된 다결정 실리콘 전극과, 상기 다결정 실리콘 전극의 상부에 형성된 금속 전극과, 상기 금속 전극의 상부에 형성된 실리사이드막으로 구성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 2 항 또는 제 3 항에 있어서,상기 금속 전극은 텅스텐 재료로 형성되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 1 항에 있어서,상기 제 1실리콘질화막은 저압화학기상증착법 및 단일챔버형 저압화학기상증착법 중 하나에 의해 증착되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2실리콘질화막은 600~800℃의 증착온도, 0.1~500torr의 증착압력의 분위기에서 증착되는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 6 항에 있어서,상기 제 1 및 제 2실리콘질화막은 N2, SiH4및 NH3반응가스를 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 6 항에 있어서,상기 제 1 및 제 2실리콘질화막은 불활성 가스, SiH4및 NH3반응가스를 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
- 제 7 항 또는 제 8 항에 있어서,상기 NH3반응가스는 저압화학기상증착의 경우 10분 이내로 주입되며, 단일챔버형 저압화학기상증착법의 경우 30초 이내로 주입되는 것을 특징으로 하는 반도체 소자의 전극 형성방법.
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|---|---|---|---|---|
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| US10504901B2 (en) | 2017-04-26 | 2019-12-10 | Asm Ip Holding B.V. | Substrate processing method and device manufactured using the same |
| US10600637B2 (en) | 2016-05-06 | 2020-03-24 | Asm Ip Holding B.V. | Formation of SiOC thin films |
| US10643925B2 (en) | 2014-04-17 | 2020-05-05 | Asm Ip Holding B.V. | Fluorine-containing conductive films |
| US10847529B2 (en) | 2017-04-13 | 2020-11-24 | Asm Ip Holding B.V. | Substrate processing method and device manufactured by the same |
| US10991573B2 (en) | 2017-12-04 | 2021-04-27 | Asm Ip Holding B.V. | Uniform deposition of SiOC on dielectric and metal surfaces |
| US11158500B2 (en) | 2017-05-05 | 2021-10-26 | Asm Ip Holding B.V. | Plasma enhanced deposition processes for controlled formation of oxygen containing thin films |
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2003
- 2003-03-06 KR KR10-2003-0014117A patent/KR100494129B1/ko not_active IP Right Cessation
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9831094B2 (en) | 2005-10-27 | 2017-11-28 | Asm International N.V. | Enhanced thin film deposition |
| US9704716B2 (en) | 2013-03-13 | 2017-07-11 | Asm Ip Holding B.V. | Deposition of smooth metal nitride films |
| US10074541B2 (en) | 2013-03-13 | 2018-09-11 | Asm Ip Holding B.V. | Deposition of smooth metal nitride films |
| US8841182B1 (en) | 2013-03-14 | 2014-09-23 | Asm Ip Holding B.V. | Silane and borane treatments for titanium carbide films |
| US9111749B2 (en) | 2013-03-14 | 2015-08-18 | Asm Ip Holdings B.V. | Silane or borane treatment of metal thin films |
| US9583348B2 (en) | 2013-03-14 | 2017-02-28 | Asm Ip Holding B.V. | Silane and borane treatments for titanium carbide films |
| US9236247B2 (en) | 2013-03-14 | 2016-01-12 | Asm Ip Holding B.V. | Silane and borane treatments for titanium carbide films |
| US8846550B1 (en) | 2013-03-14 | 2014-09-30 | Asm Ip Holding B.V. | Silane or borane treatment of metal thin films |
| US9394609B2 (en) | 2014-02-13 | 2016-07-19 | Asm Ip Holding B.V. | Atomic layer deposition of aluminum fluoride thin films |
| US11450591B2 (en) | 2014-04-17 | 2022-09-20 | Asm Ip Holding B.V. | Fluorine-containing conductive films |
| US11823976B2 (en) | 2014-04-17 | 2023-11-21 | ASM IP Holding, B.V. | Fluorine-containing conductive films |
| US10643925B2 (en) | 2014-04-17 | 2020-05-05 | Asm Ip Holding B.V. | Fluorine-containing conductive films |
| US10002936B2 (en) | 2014-10-23 | 2018-06-19 | Asm Ip Holding B.V. | Titanium aluminum and tantalum aluminum thin films |
| US10636889B2 (en) | 2014-10-23 | 2020-04-28 | Asm Ip Holding B.V. | Titanium aluminum and tantalum aluminum thin films |
| US11139383B2 (en) | 2014-10-23 | 2021-10-05 | Asm Ip Holding B.V. | Titanium aluminum and tantalum aluminum thin films |
| US9941425B2 (en) | 2015-10-16 | 2018-04-10 | Asm Ip Holdings B.V. | Photoactive devices and materials |
| US11362222B2 (en) | 2015-10-16 | 2022-06-14 | Asm Ip Holding B.V. | Photoactive devices and materials |
| US10861986B2 (en) | 2015-10-16 | 2020-12-08 | Asm Ip Holding B.V. | Photoactive devices and materials |
| US9786491B2 (en) | 2015-11-12 | 2017-10-10 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US9786492B2 (en) | 2015-11-12 | 2017-10-10 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US10510529B2 (en) | 2015-11-12 | 2019-12-17 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US11996284B2 (en) | 2015-11-12 | 2024-05-28 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US11107673B2 (en) | 2015-11-12 | 2021-08-31 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US10424476B2 (en) | 2015-11-12 | 2019-09-24 | Asm Ip Holding B.V. | Formation of SiOCN thin films |
| US10600637B2 (en) | 2016-05-06 | 2020-03-24 | Asm Ip Holding B.V. | Formation of SiOC thin films |
| US11562900B2 (en) | 2016-05-06 | 2023-01-24 | Asm Ip Holding B.V. | Formation of SiOC thin films |
| US10186420B2 (en) | 2016-11-29 | 2019-01-22 | Asm Ip Holding B.V. | Formation of silicon-containing thin films |
| US10847529B2 (en) | 2017-04-13 | 2020-11-24 | Asm Ip Holding B.V. | Substrate processing method and device manufactured by the same |
| US11195845B2 (en) | 2017-04-13 | 2021-12-07 | Asm Ip Holding B.V. | Substrate processing method and device manufactured by the same |
| US10504901B2 (en) | 2017-04-26 | 2019-12-10 | Asm Ip Holding B.V. | Substrate processing method and device manufactured using the same |
| US11158500B2 (en) | 2017-05-05 | 2021-10-26 | Asm Ip Holding B.V. | Plasma enhanced deposition processes for controlled formation of oxygen containing thin films |
| US11776807B2 (en) | 2017-05-05 | 2023-10-03 | ASM IP Holding, B.V. | Plasma enhanced deposition processes for controlled formation of oxygen containing thin films |
| US10991573B2 (en) | 2017-12-04 | 2021-04-27 | Asm Ip Holding B.V. | Uniform deposition of SiOC on dielectric and metal surfaces |
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