KR20040078847A - 누설 전류 감소를 위한 표시 패널 및 그의 바이어스에이징 방법 - Google Patents

누설 전류 감소를 위한 표시 패널 및 그의 바이어스에이징 방법 Download PDF

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KR20040078847A
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Abstract

본 발명은 아날로그 샘플링 스위치의 누설 전류를 저감시킬 수 있는 표시 패널과 그의 바이어스 에이징 방법에 관한 것이다.
본 발명의 표시 패널은 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스를 갖는 화상 표시부와; 비디오 신호 입력 라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들과, 정상 구동 이전의 바이어스 에이징 기간에서 상기 샘플링 스위치들 각각에 오프 전압 스트레스 인가를 위한 바이어스 에이징 신호를 공급하는 다수의 바이어스 스위치들을 구비하는 것을 특징으로 한다.

Description

누설 전류 감소를 위한 표시 패널 및 그의 바이어스 에이징 방법{DISPLAY PANEL FOR REDUCTION LEAKAGE CURRENT AND BIAS AGING METHOD THEREOF}
본 발명은 박막 트랜지스터를 이용하는 표시 패널에 관한 것으로, 특히 박막 트랜지스터의 누설 전류를 최소화할 수 있는 표시 패널과 그의 바이어스 에이징 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 비디오 신호에 따라 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정셀들이 액티브 매트릭스 형태로 배열된 액정 패널과, 이 액정 패널을 구동하기 위한 구동 회로들을 포함한다. 액정 패널은 액정셀들 각각을 액티브 구동하기 위한 스위칭 소자로 박막 트랜지스터(Thin Film Transistor)를 구비한다. 이러한 박막 트랜지스터는 아몰퍼스(Amorphous) 실리콘을 이용한 아몰퍼스형 박막 트랜지스터와, 폴리(Poly) 실리콘을 이용한 폴리형 박막 트랜지스터로 구분된다. 여기서, 폴리형 박막 트랜지스터는 아몰퍼스 실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리 실리콘을 이용함에 따라 구동 회로를 액정 패널에 내장할 수 있게 한다.
이러한 폴리 박막 트랜지스터를 이용한 액정 표시 패널은 도 1에 도시된 바와 같이 화상 표시부(12)와, 화상 표시부(12)의 게이트 라인(GL)을 구동하는 게이트 드라이버(16)와, 화상 표시부(12)의 데이터 라인(DL)을 구동하는 데이터 드라이버(18)를 구비한다.
화상 표시부(12)에는 게이트 라인(GL)과 데이터 라인(DL)의 교차로 정의된 영역마다 액정셀(LC)과, 액정셀(LC) 구동용 박막 트랜지스터(TFT)가 배열된다. 박막 트랜지스터(TFT)는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터의 비디오 신호를 액정셀(LC)에 충전한다. 액정셀(LC)은 충전된 비디오 신호에 따라 유전 이방성을 갖는 액정을 구동하여 광투과율을 조절하게 된다. 이러한 액정셀(LC)은 도 2에 도시된 바와 같이 액정 캐패시터(Clc)와, 액정 캐패시터(Clc)와 병렬 접속된 스토리지 캐패시터(Cst)를 구비한다. 액정캐패시터(Clc)는 화소 전극과, 그 화소 전극과 액정을 사이에 두고 공통 전압(Vcom; 기준 전압)을 공급하는 공통 전극으로 구성된다. 스토리지 캐패시터(Cst)는 상기 화소 전극과, 그 화소 전극과 절연막을 사이에 두고 스토리지 기준 전압(Vst)을 공급하는 스토리지 전극으로 구성된다. 스토리지 전극은 게이트 라인(GL)과 나란한 스토리지 라인(STL)에 공통으로 접속된다.
게이트 드라이버(16)는 게이트 라인들(GL)에 스캔 신호를 공급한다. 이를 위하여, 게이트 드라이버(16)는 입력된 게이트 스타트 펄스를 쉬프트시켜 순차적인 스캔 신호를 발생하는 쉬프트 레지스터를 구비한다.
데이터 드라이버(18)는 외부로부터 입력된 비디오 신호를 데이터 라인들(DL) 각각에 공급한다. 이를 위하여, 데이터 드라이버(18)는 샘플링 신호를 발생하는 쉬프트 레지스터(14)와, 샘플링 신호에 따라 비디오 신호를 샘플링하여 데이터 라인들(DL) 각각에 공급하는 샘플링 스위치 어레이(15)를 구비한다.
구체적으로, 쉬프트 레지스터(14)는 외부로부터 입력된 스타트 펄스를 쉬프트시켜 도 2에 도시된 바와 같이 각각의 출력 라인을 통해 샘플링 신호(SP1, SP2, SP3, SP4, ...)를 순차적으로 발생한다.
샘플링 스위치 어레이(15)에 포함되는 다수의 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각은 샘플링 신호들(SP1, SP2, SP3, SP4, ...) 각각에 응답하여 순차적으로 턴-온된다. 이에 따라, 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각은 별도의 비디오 신호 공급 라인들을 통해 공급된 비디오 신호들(VS1, VS2, VS3, VS4, ...) 각각을 샘플링하여 데이터라인들(DL1, DL2, DL3, DL4, ...) 각각에 공급한다. 이러한 샘플링 스위치 어레이(15)이 대신 신호 배선 간소화를 위하여 멀티플렉서 스위치들을 이용하기도 한다.
이에 따라, 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에는 비디오 신호들(VS1, VS2, VS3, VS4, ...) 각각이 순차적으로 공급된다. 그리고, 한 수평 라인에 포함되는 박막 트랜지스터들(TFT)은 게이트 라인(GL)에 공급되는 게이트 하이 전압에 의해 턴-온되어 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 순차적으로 공급된 비디오 신호를 액정 캐패시터(Clc)의 화소 전극에 충전한다. 그리고, 박막 트랜지스터들(TFT)은 게이트 로우 전압에 의해 턴-오프되어 화소 전극에 충전된 비디오 신호를 한 프레임동안 유지되게 한다. 이 경우, 스토리지 캐패시터(Cst)는 화소 전극에 충전된 비디오 신호의 변동을 저감시킨다.
그런데, 폴리형 박막 트랜지스터(TFT)의 단점인 큰 누설 전류로 인하여 화소 전극에 충전된 비디오 신호가 방전됨으로써 왜곡되는 문제가 발생하게 된다. 이를 해결하기 위하여, 정상 구동 전에 박막 트랜지스터(TFT)에 바이어스 에이징(Bias Aging) 신호를 인가하여 오프 전압 스트레스(Off-state Voltage Stress)를 줌으로써 누설 전류를 저감시키게 된다. 이러한 박막 트랜지스터(TFT)에 인가되는 바이어스 에이징 신호는 게이트 전극에 공급되는 게이트 에이징 신호와, 소스 전극에 공급되는 소스 에이징 신호, 그리고 드레인 전극에 공급되는 드레인 에이징 신호를 포함한다.
예를 들어, 박막 트랜지스터(TFT)가 PMOS인 경우 그의 게이트 전극에는 게이트 라인(GL)을 통해 비교적 큰 오프 전압이 게이트 에이징 신호로 공급된다. 그리고, 박막 트랜지스터(TFT)의 소스 전극에는 데이터 라인(DL)을 통해 상기 게이트 에이징 신호 보다 약 25V 정도 낮은 소스 에이징 신호가 공급된다. 또한, 박막 트랜지스터(TFT)의 드레인 전극에는 스토리지 라인(STL) 및 스토리지 캐패시터(Cst)를 통해 상기 게이트 에이징 신호 보다 약 10V 정도 낮은 전압과, 약 40V 정도 낮은 전압이 교번하는 교류 신호가 드레인 에이징 신호로 공급된다. 이러한 게이트 에이징 신호, 소스 에이징 신호, 그리고 드레인 에이징 신호 각각은 별도의 바이어스 인가용 스위칭 소자들(미도시) 각각을 통해 외부로부터 상기 게이트 라인(GL), 데이터 라인(DL), 스토리지 라인(STL) 각각에 공급된다. 이러한 바이어스 에이징 신호 인가로 박막 트랜지스터(TFT)에는 오프 전압 스트레스가 가해짐으로써 정상 구동시 누설 전류를 저감하게 된다.
한편, 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...)(또는 멀티플렉서 스위치들)은 비디오 신호들(VS1, VS2, VS3, VS4, ...)을 짧은 시간 즉, 한 수평 주사 기간(1H)에 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 순차적으로 충전시켜 주어야 한다. 이에 따라, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...)은 상대적으로 큰 채널폭을 갖는다. 이에 따라, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각을 통해 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 충전된 비디오 신호(VS1, VS2, VS3, VS4, ...)의 누설 전류량이 크다는 단점이 있다.
또한, 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...)은 순차적으로 턴-온되므로 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각의 턴-오프 기간은 서로 달라지게 된다. 다시 말하여, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각을 통해 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 충전된 비디오 신호(VS1, VS2, VS3, VS4, ...)의 홀딩 시간(Holding Time)이 서로 달라지게 된다. 이에 따라, 홀딩 시간에 비례하는 샘플링 스위치들(SW1, SW2, SW3, SW4, ...)의 누설 전류량이 서로 달라지게 된다. 이 결과, 화상 표시부(12)에서는 블록간 경계선이 나타나거나 위치별 밝기 균일도가 저하되는 화질 열화 문제가 발생하게 된다.
따라서, 본 발명의 목적은 아날로그 샘플링 스위치의 누설 전류를 저감시킬 수 있는 표시 패널과 그의 바이어스 에이징 방법을 제공하는 것이다.
도 1은 종래의 폴리형 액정 표시 패널을 도시한 도면.
도 2는 도 1에 도시된 데이터 드라이버를 상세히 도시함 도면.
도 3은 본 발명의 실시 예에 따른 폴리형 액정 표시 패널을 도시한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 액정 표시 패널 12 : 화소 매트릭스
14, 24 : 쉬프트 레지스터 15 : 샘플링 스위치 어레이
16 : 게이트 드라이버 18 : 데이터 드라이버
상기 목적을 달성하기 위하여, 본 발명에 따른 누설 전류 감소를 위한 표시 패널은 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스를 갖는 화상 표시부와; 비디오 신호 입력 라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들과, 정상 구동 이전의 바이어스 에이징 기간에서 상기 샘플링 스위치들 각각에 오프 전압 스트레스 인가를 위한 바이어스 에이징 신호를 공급하는 다수의 바이어스 스위치들을 구비하는 것을 특징으로 한다.
상기 바이어스 에이징 신호는 게이트 에이징 신호, 소스 에이징 신호, 드레인 신호를 포함하고, 상기 다수의 바이어스 스위치들 각각은 상기 샘플링 스위치들 각각의 게이트 전극에 상기 게이트 에이징 신호를 공급하고, 상기 비디오 신호 입력 라인들 각각은 상기 샘플링 스위치들 각각의 소스 전극에 상기 소스 에이징 신호를 공급하고, 상기 데이터 라인들 각각은 상기 샘플링 스위치들 각각의 드레인 전극에 상기 드레인 에이징 신호를 공급하는 것을 특징으로 한다.
상기 바이어스 스위치들 각각은 제1 입력 라인에 접속된 게이트 전극과, 그 게이트 전극에 의해 제어되는 제2 입력 라인과 상기 샘플링 스위치의 게이트 전극 사이의 도전 통로를 구비하는 것을 특징으로 한다.
상기 바이어스 스위치들 각각은 상기 바이어스 에이징 기간에 상기 제1 입력 라인을 통해 공급된 전압에 의해 턴-온되어 상기 제2 입력 라인들 통해 공급된 전압을 상기 게이트 에이징 신호로 공급하는 것을 특징으로 한다.
상기 바이어스 스위치들 각각은 상기 정상 구동시에는 상기 제1 입력 라인을 통해 공급된 전압에 의해 턴-오프되는 것을 특징으로 한다.
상기 소스 에이징 신호로는 상기 샘플링 스위치의 소스 전극과 게이트 전극 사이에 오프 바이어스를 인가하는 범위에서 스윙하는 교류 신호를 공급하는 것을 특징으로 한다.
상기 바이어스 에이징 기간에서 상기 박막 트랜지스터에 오프 전압 스트레스 인가를 위한 제2 바이어스 에이징 신호를 공급하는 것을 특징으로 한다.
본 발명에 따른 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법은 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스와, 비디오 신호 입력라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들을 포함하는 표시 패널의 바이어스 에이징 방법에 있어서, 상기 샘플링 스위치들 각각에 바이어스 스위치들과, 상기 비디오 신호 입력 라인들, 상기 데이터 라인들을 이용하여 상기 샘플링 스위치들 각각에 오프 전압 스트레스 인가를 위한 바이어스 에이징 신호를 공급하는 단계를 포함하는 것을 특징으로 한다.
상기 바이어스 에이징 신호는 게이트 에이징 신호, 소스 에이징 신호, 드레인 신호를 포함하고, 상기 다수의 바이어스 스위치들 각각은 상기 샘플링 스위치들 각각의 게이트 전극에 상기 게이트 에이징 신호를 공급하고, 상기 비디오 신호 입력 라인들 각각은 상기 샘플링 스위치들 각각의 소스 전극에 상기 소스 에이징 신호를 공급하고, 상기 데이터 라인들 각각은 상기 샘플링 스위치들 각각의 드레인 전극에 상기 드레인 에이징 신호를 공급하는 것을 특징으로 한다.
상기 바이어스 스위치들 각각은 제1 입력 라인에 통해 입력된 전압에 따라 제2 입력 라인을 통해 입력된 전압을 상기 게이트 에이징 신호로 공급하는 것을 특징으로 한다.
상기 바이어스 스위치들 각각은 상기 표시 패널의 정상 구동시 상기 제1 입력 라인을 통해 공급된 전압에 의해 턴-오프되는 것을 특징으로 한다.
상기 소스 에이징 신호로는 상기 샘플링 스위치의 소스 전극과 게이트 전극 사이에 오프 바이어스를 인가하는 범위에서 스윙하는 교류 신호를 공급하는 것을 특징으로 한다.
상기 샘플링 스위치에 상기 바이어스 에이징 신호를 공급함과 동시에 상기 화상 표시부의 박막 트랜지스터에 오프 전압 스트레스 인가를 위한 제2 바이어스 에이징 신호를 공급하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 실시 예를 첨부한 도 3을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 액정 표시 패널을 데이터 드라이버 위주로 도시한 것이다.
도 3에 도시된 액정 표시 패널은 화상 표시부(22)와, 화상 표시부(22)의 게이트 라인(GL)을 구동하는 게이트 드라이버(미도시)와, 화상 표시부(22)의 데이터 라인(DL)을 구동하는 데이터 드라이버(28)를 구비한다.
화상 표시부(22)에는 게이트 라인(GL)과 데이터 라인(DL)의 교차로 정의된 영역마다 액정셀과, 액정셀 구동용 박막 트랜지스터(TFT)가 배열된다. 박막 트랜지스터(TFT)는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터의 비디오 신호(VS)를 액정셀에 공급한다. 액정셀은 액정 캐패시터(Clc)와, 액정 캐패시터(Clc)와 병렬 접속된 스토리지 캐패시터(Cst)를 구비한다. 액정 캐패시터(Clc)는 박막 트랜지스터(TFT)와 접속된 화소 전극과, 그 화소 전극과 액정을 사이에 두고 기준 전압인 공통 전압(Vcom)을 공급하는 공통 전극으로 구성된다. 여기서, 유전 이방성을 갖는 액정은 화소 전극에 공급된 비디오 신호(VS)와공통 전극에 공급된 공통 전압(Vcom)과의 전위차에 따라 회전하여 광투과율을 조절하게 된다. 스토리지 캐패시터(Cst)는 상기 화소 전극과, 그 화소 전극과 절연막을 사이에 두고 스토리지 기준 전압(Vst)을 공급하는 스토리지 전극으로 구성된다. 이러한 스토리지 캐패시터(Cst)는 화소 전극에 공급된 비디오 신호(VS)와 스토리지 전극에 공급된 스토리지 전압(Vst)과의 차전압을 충전하여 박막 트랜지스터(TFT)의 턴-오프시 화소 전극 쪽으로 방전함으로써 화소 전극에 충전된 비디오 신호의 변동을 감소시킨다. 스토리지 전극은 게이트 라인(GL)과 나란한 스토리지 라인(STL)에 공통으로 접속된다.
게이트 드라이버(미도시)는 게이트 라인들(GL)에 스캔 신호를 공급한다. 이를 위하여, 게이트 드라이버(미도시)는 입력된 게이트 스타트 펄스를 쉬프트시켜 순차적인 스캔 신호를 발생하는 쉬프트 레지스터를 구비한다.
데이터 드라이버(28)는 외부로부터 입력된 비디오 신호를 데이터 라인들(DL) 각각에 공급한다. 이를 위하여, 데이터 드라이버(28)는 샘플링 신호를 발생하는 쉬프트 레지스터(24)와, 샘플링 신호에 따라 비디오 신호를 샘플링하여 데이터 라인들(DL) 각각에 공급하는 샘플링 스위치 어레이(25)와, 샘플링 스위치 어레이(25)에 바이어스 에이징 신호를 공급하기 위한 바이어스 스위치 어레이(26)를 구비한다.
쉬프트 레지스터(24)는 외부로부터 입력된 스타트 펄스를 쉬프트시켜 각각의 출력 라인을 통해 샘플링 신호(SP1, SP2, SP3, SP4, ...)를 순차적으로 발생한다.
샘플링 스위치 어레이(25)에 포함되는 다수의 아날로그 샘플링스위치들(SW1, SW2, SW3, SW4, ...) 각각은 샘플링 신호들(SP1, SP2, SP3, SP4, ...) 각각에 응답하여 순차적으로 턴-온된다. 이에 따라, 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각은 별도의 비디오 신호 공급 라인들을 통해 공급된 비디오 신호들(VS1, VS2, VS3, VS4, ...) 각각을 샘플링하여 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 공급한다. 이러한 샘플링 스위치 어레이(25)이 대신 신호 배선 간소화를 위하여 멀티플렉서 스위치들을 이용하기도 한다.
그리고, 샘플링 스위치 어레이(25)에 포함되는 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각에 누설 전류 감소를 위한 오프 바이어스를 인가하기 위하여 정상 구동 이전에 제1 바이어스 에이징 신호를 공급하게 된다. 제1 바이어스 에이징 신호는 아날로그 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각의 게이트 전극에 공급되는 제1 게이트 에이징 신호, 소스 전극에 공급되는 제1 소스 에이징 신호, 그리고 드레인 전극에 공급되는 제1 드레인 에이징 신호를 포함한다.
바이어스 스위치 어레이(26)에 포함되는 다수개의 바이어스 스위치들(BSW1, BSW2, BSW3, BSW4, ...) 각각은 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각의 게이트 전극에 제1 게이트 에이징 신호를 공급한다. 이를 위하여, 바이어스 스위치들(BSW1, BSW2, BSW3, BSW4, ...) 각각은 제1 전압(V1) 입력 라인에 게이트 전극이, 제2 전압(V2) 입력 라인에 소스 전극이, 그리고 아날로그 샘플링 스위치(SW1, SW2, SW3, SW4, ...) 각각의 게이트 전극에 드레인 전극이 접속된다. 여기서, 제1및 제2 전압(V1, V2)은 FPC(Flexible Printed Circuit)와 접속되는 패드를 통해 외부로부터 입력되거나, 별도의 검사 및 측정용 패들을 통해 외부로 입력된다.
이러한 바이어스 스위치들(BSW1, BSW2, BSW3, BSW4, ...) 각각은 제1 전압(V1) 입력 라인을 통해 공급된 제1 전압(V1)에 의해 턴-온되어 제2 전압(V2) 입력 라인을 통해 공급된 제2 전압(V2)을 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각의 게이트 전극에 제1 게이트 에이징 신호로 공급한다. 예를 들어, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각이 PMOS인 경우 바이어스 스위치들(BSW1, BSW2, BSW3, BSW4, ...) 각각은 제2 전압(V2) 입력 라인을 통해 비교적 큰 정극성의 오프 전압을 입력하여 제1 게이트 에이징 신호로 공급한다.
그리고, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각의 소스 전극에는 비디오 신호들(VS1, VS2, VS3, VS4, ...) 각각의 입력 라인을 통해 상기 제1 게이트 에이징 신호 보다 약 10V 정도 낮은 전압과, 약 40V 정도 낮은 전압이 교번하는 교류 신호가 제1 소스 에이징 신호로 공급된다.
또한, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각의 드레인 전극에는 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각을 통해 상기 제1 게이트 에이징 신호 보다 약 25V 정도 낮은 전압이 제1 소스 에이징 신호로 공급된다. 이러한 제1 소스 에이징 신호는 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 접속된 바이어스용 스위치들(미도시) 각각을 통해 그 데이터 라인들(DL1, DL2, DL3, DL4, ...) 각각에 공급된다.
이러한 제1 바이어스 에이징 신호의 인가로 샘플링 스위치들(SW1, SW2, SW3,SW4, ...) 각각에는 오프 전압 스트레스가 가해짐으로써 정상 구동시 누설 전류를 저감할 수 있게 된다. 이에 따라, 샘플링 스위치들(SW1, SW2, SW3, SW4, ...)이 순차적으로 턴-온 및 턴-오프 됨으로써 비디오 신호(VS1, VS2, VS3, VS4, ...)의 홀딩 시간(Holding Time)이 서로 다르더라도 그 홀딩 시간에 따른 누설 전류량의 차를 최소화할 수 있게 된다. 이 결과, 화상 표시부(22)에서는 블록간 경계선이 나타나거나 위치별 밝기 균일도가 저하되는 문제를 개선할 수 있게 된다.
한편, 바이어스 스위치들(BSW1, BSW2, BSW3, BSW4, ...) 각각은 정상 구동시 제1 전압(V1) 입력 라인을 통해 입력되는 턴-오프 전압에 의해 턴-오프됨으로써 샘플링 스위치들(SW1, SW2, SW3, SW4, ...)이 샘플링 동작을 정상적으로 수행할 수 있게 한다.
이렇게 샘플링 스위치들(SW1, SW2, SW3, SW4, ...) 각각에 제1 바이어스 에이징 신호를 공급함과 동시에 화상 표시부(22)의 박막 트랜지스터들(TFT) 각각에도 제2 바이어스 에이징 신호를 공급하게 된다. 제2 바이어스 에이징 신호는 박막 트랜지스터(TFT)의 게이트 전극에 공급되는 제2 게이트 에이징 신호와, 소스 전극에 공급되는 제2 소스 에이징 신호와, 드레인 전극에 공급되는 제2 드레인 에이징 신호를 포함한다.
예를 들어, 박막 트랜지스터(TFT)가 PMOS인 경우 박막 트랜지스터(TFT)의 게이트 전극에는 게이트 라인(GL)을 통해 비교적 큰 오프 전압이 제2 게이트 에이징 신호로 공급된다. 그리고, 박막 트랜지스터(TFT)의 소스 전극에는 데이터 라인(DL)을 통해 상기 제1 게이트 에이징 신호 전압 보다 약 25V 정도 낮은 제2 소스 에이징 신호가 공급된다. 또한, 박막 트랜지스터(TFT)의 드레인 전극에는 스토리지 라인(STL) 및 스토리지 캐패시터(Cst)를 통해 상기 제2 게이트 에이징 신호 보다 약 10V 정도 낮은 전압과, 약 40V 정도 낮은 전압이 교번하는 교류 신호가 제2 드레인 에이징 신호로 공급된다. 이 경우 게이트 에이징 신호, 소스 에이징 신호, 그리고 드레인 에이징 신호 각각은 별도의 바이어스 인가용 스위칭 소자들(미도시) 각각을 통해 외부로부터 상기 게이트 라인(GL), 데이터 라인(DL), 스토리지 라인(STL) 각각에 공급된다. 이러한 제2 바이어스 에이징 신호 인가로 박막 트랜지스터(TFT)에는 오프 전압 스트레스가 가해짐으로써 정상 구동시 누설 전류를 저감할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 누설 전류 감소를 위한 표시 패널 및 그의 바이어스 에이징 방법은 바이어스 스위치들을 추가로 구비하여 샘플링 스위치의 게이트 전극에 게이트 에이징 신호를 공급하게 된다. 이에 따라, 본 발명에 따른 누설 전류 감소를 위한 표시 패널 및 그의 바이어스 에이징 방법은 화상 표시부의 박막 트랜지스터들에 바이어스 에이징 신호를 인가하는 기간에서 샘플링 스위치에도 바이어스 에이징 신호를 인가하여 누설 전류를 최소화할 수 있게 된다. 이 결과, 본 발명에 따른 누설 전류 감소를 위한 표시 패널 및 그의 바이어스 에이징 방법에 의하면 샘플링 스위치들을 누설 전류로 인한 화질 열화 문제를 개선할 수 있게 된다.
이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (13)

  1. 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스를 갖는 화상 표시부와;
    비디오 신호 입력 라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들과,
    정상 구동 이전의 바이어스 에이징 기간에서 상기 샘플링 스위치들 각각에 오프 전압 스트레스 인가를 위한 바이어스 에이징 신호를 공급하는 다수의 바이어스 스위치들을 구비하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  2. 제 1 항에 있어서,
    상기 바이어스 에이징 신호는 게이트 에이징 신호, 소스 에이징 신호, 드레인 신호를 포함하고,
    상기 다수의 바이어스 스위치들 각각은 상기 샘플링 스위치들 각각의 게이트 전극에 상기 게이트 에이징 신호를 공급하고,
    상기 비디오 신호 입력 라인들 각각은 상기 샘플링 스위치들 각각의 소스 전극에 상기 소스 에이징 신호를 공급하고,
    상기 데이터 라인들 각각은 상기 샘플링 스위치들 각각의 드레인 전극에 상기 드레인 에이징 신호를 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  3. 제 2 항에 있어서,
    상기 바이어스 스위치들 각각은
    제1 입력 라인에 접속된 게이트 전극과, 그 게이트 전극에 의해 제어되는 제2 입력 라인과 상기 샘플링 스위치의 게이트 전극 사이의 도전 통로를 구비하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  4. 제 3 항에 있어서,
    상기 바이어스 스위치들 각각은
    상기 바이어스 에이징 기간에 상기 제1 입력 라인을 통해 공급된 전압에 의해 턴-온되어 상기 제2 입력 라인들 통해 공급된 전압을 상기 게이트 에이징 신호로 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  5. 제 3 항에 있어서,
    상기 바이어스 스위치들 각각은
    상기 정상 구동시에는 상기 제1 입력 라인을 통해 공급된 전압에 의해 턴-오프되는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  6. 제 2 항에 있어서,
    상기 소스 에이징 신호로는 상기 샘플링 스위치의 소스 전극과 게이트 전극 사이에 오프 바이어스를 인가하는 범위에서 스윙하는 교류 신호를 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  7. 제 1 항에 있어서,
    상기 바이어스 에이징 기간에서 상기 박막 트랜지스터에 오프 전압 스트레스 인가를 위한 제2 바이어스 에이징 신호를 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널.
  8. 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스와, 비디오 신호 입력 라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들을 포함하는 표시 패널의 바이어스 에이징 방법에 있어서,
    상기 샘플링 스위치들 각각에 바이어스 스위치들과, 상기 비디오 신호 입력 라인들, 상기 데이터 라인들을 이용하여 상기 샘플링 스위치들 각각에 오프 전압 스트레스 인가를 위한 바이어스 에이징 신호를 공급하는 단계를 포함하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법.
  9. 제 8 항에 있어서,
    상기 바이어스 에이징 신호는 게이트 에이징 신호, 소스 에이징 신호, 드레인 신호를 포함하고,
    상기 다수의 바이어스 스위치들 각각은 상기 샘플링 스위치들 각각의 게이트 전극에 상기 게이트 에이징 신호를 공급하고,
    상기 비디오 신호 입력 라인들 각각은 상기 샘플링 스위치들 각각의 소스 전극에 상기 소스 에이징 신호를 공급하고,
    상기 데이터 라인들 각각은 상기 샘플링 스위치들 각각의 드레인 전극에 상기 드레인 에이징 신호를 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법.
  10. 제 9 항에 있어서,
    상기 바이어스 스위치들 각각은 제1 입력 라인에 통해 입력된 전압에 따라 제2 입력 라인을 통해 입력된 전압을 상기 게이트 에이징 신호로 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법.
  11. 제 10 항에 있어서,
    상기 바이어스 스위치들 각각은 상기 표시 패널의 정상 구동시 상기 제1 입력 라인을 통해 공급된 전압에 의해 턴-오프되는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법.
  12. 제 9 항에 있어서,
    상기 소스 에이징 신호로는 상기 샘플링 스위치의 소스 전극과 게이트 전극 사이에 오프 바이어스를 인가하는 범위에서 스윙하는 교류 신호를 공급하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법.
  13. 제 8 항에 있어서,
    상기 샘플링 스위치에 상기 바이어스 에이징 신호를 공급함과 동시에 상기 화상 표시부의 박막 트랜지스터에 오프 전압 스트레스 인가를 위한 제2 바이어스 에이징 신호를 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 누설 전류 감소를 위한 표시 패널의 바이어스 에이징 방법.
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* Cited by examiner, † Cited by third party
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US8451196B2 (en) 2007-02-01 2013-05-28 Samsung Display Co., Ltd. Organic light emitting diode display device and method of aging the same

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