KR20040070626A - Field emission device and manufacturing method thereof - Google Patents

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KR20040070626A
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    • H01J9/025Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes

Abstract

PURPOSE: A field emission device and a method for manufacturing the same are provided to achieve improved insulation between electrodes and prevent breakdown of the device. CONSTITUTION: A field emission device comprises a lower electrode(24) on which a tunnel oxide film(26) and an anode insulation film are formed; an upper data electrode(28) having an opening and a bus structure formed on the lower electrode; an insulation layer formed on the upper data electrode, and which has an opening; an upper electrode separating layer(32) disposed on a certain part of the insulation layer and in a spacer mounted area, wherein the upper electrode separating layer has a plating seed layer formed underneath the upper electrode separating layer; and a top electrode(33) formed all over the resultant structure, and partially separated by the upper electrode separating layer.

Description

전계방출소자 및 그의 제조방법{FIELD EMISSION DEVICE AND MANUFACTURING METHOD THEREOF}Field emission device and manufacturing method thereof {FIELD EMISSION DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 전계방출소자 및 그의 제조방법에 관한 것으로, 특히 MIM(Metal Insulating Metal) 하판을 적용한 전계방출소자로 이루어진 표시부 구조에서 최상부 전극들 간의 절연성을 높이고 스페이서 장착으로 인한 소자 열화를 방지하는데 적당하도록 한 전계방출소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission device and a method of manufacturing the same, and particularly, to improve insulation between top electrodes and to prevent device deterioration due to spacers in a display structure consisting of a field emission device using a metal insulating metal (MIM) bottom plate. A field emission device and a method of manufacturing the same.

다양한 표시 소자의 요구에 따라 표시 소자는 급속한 발전을 거듭해오고 있다. 최근에는 전계방출(field emission)을 이용한 소자가 디스플레이 분야에 적용되면서, 크기 및 전력 소모를 감소시키면서도 높은 해상도를 제공할 수 있는 박막 디스플레이의 개발이 활발해지고 있다.Display elements have been rapidly developed in accordance with the demands of various display elements. Recently, as devices using field emission have been applied to display fields, development of thin film displays that can provide high resolution while reducing size and power consumption has been actively developed.

박막 전계방출소자는 진공 속의 금속 또는 도체 표면상에 고전계가 인가될때 전자들이 금속 또는 도체로부터 진공으로 나오는 양자역학적 터널링 현상을 이용한다. 박막 전계방출소자는 전자를 공급하는 하부전극과 전자가 터널링하는 절연막, 그리고 절연막에 전계를 인가하기위한 최상부 전극으로 이루어진 금속-절연막-금속(Metal Insulating Metal:MIM) 구조이다.The thin film field emission device uses a quantum mechanical tunneling phenomenon in which electrons are released from the metal or the conductor into the vacuum when a high field is applied to the metal or the conductor surface in the vacuum. The thin film field emission device has a metal insulating metal (MIM) structure including a lower electrode supplying electrons, an insulating film through which electrons tunnel, and a top electrode for applying an electric field to the insulating film.

도1a 내지 도1g는 MIM 구조를 적용한 종래 전계방출소자 제조공정 수순단면도로서, 도시한 바와 같이 다양한 적층막들을 이용하여 하부전극(4)과 상부전극(8,11)을 형성하여 전자를 형성된 개구부로 부터 방출 시킨다.1A to 1G are cross-sectional views of a conventional field emission device fabrication process using a MIM structure. As shown in FIG. 1A through FIG. 1G, an opening in which electrons are formed by forming a lower electrode 4 and an upper electrode 8 and 11 using various laminated films is illustrated. Release from.

먼저, 도 1a에 도시한 바와 같이 하판 유리(1)의 상부에 차례로 SiO와 SiNx를 증착하여 제 1버퍼막(2), 제 2버퍼막(3)을 형성한 후 그 상부에 무선 마그네트론 스퍼터링(Rf Magnetron Sputtering) 또는 화학 기상 증착 방법으로 알루미늄 박막을 증착하고, 이를 패터닝하여 하부전극(4)을 형성한다.First, as shown in FIG. 1A, SiO and SiN x are sequentially deposited on the upper plate glass 1 to form a first buffer layer 2 and a second buffer layer 3, and then wireless magnetron sputtering ( An aluminum thin film is deposited by Rf Magnetron Sputtering) or a chemical vapor deposition method, and patterned to form a lower electrode 4.

그 다음, 도 1b에 도시한 바와 같이 상기 하부전극(4)의 중앙부에 포토레지스트(PR) 패턴을 형성한 후, 노출된 하부전극(4)의 상부에 양극 산화막(5)을 형성한다. 상기 양극 산화는 인산 또는 옥살산 용액 중에서 알루미늄 하부전극(4) 시편을 양극으로 하고, 백금을 반대편 음극으로 하여 양단에 약 30~160V의 직류 전압을 가하는 것으로 알루미늄을 산화시켜 Al2O3의 양극 산화막(5)을 형성한다.Next, as shown in FIG. 1B, a photoresist PR pattern is formed at the center of the lower electrode 4, and then an anode oxide film 5 is formed on the exposed lower electrode 4. The anodic oxidation is an anodic oxide film of Al 2 O 3 by oxidizing aluminum by applying a DC voltage of about 30 to 160 V at both ends using a specimen of the lower electrode 4 as a cathode in a phosphoric acid or oxalic acid solution, and using platinum as a cathode on the opposite side. (5) is formed.

그 다음, 도 1c에 도시한 바와 같이 상기 포토레지스트(PR)를 제거하고, 노출되는 하부전극(4)의 상부에 양극 산화를 통해 터널 산화막(6)을 박막으로 형성한다. 상기 박막인 터널 산화막(6)은 10V 미만의 양극 산화 전압에 의해 약 100Å정도 형성되고, 하부전극(4)과 이후 형성될 최상부 전극(11) 간을 절연하면서 인가되는 고전압에 의해 전자들을 통과시키게 된다.Next, as shown in FIG. 1C, the photoresist PR is removed, and a tunnel oxide film 6 is formed as a thin film through anodization on the exposed lower electrode 4. The tunnel oxide film 6, which is the thin film, is formed by about 100 kV by an anodic oxidation voltage of less than 10 V, and passes electrons by a high voltage applied while insulating the lower electrode 4 and the upper electrode 11 to be formed later. do.

그 다음, 도 1d에 도시한 바와 같이 상기 구조의 상부 전면에 차례로 이중 절연막(7), 알루미늄 상부 데이터 전극(8), 제 1오버행막(9), 그리고 제 2오버행막(10)을 순차적으로 증착한 후 데이터 전극 버스를 형성하기위한 포토레지스트 패턴을 이용하여 상기 제 2오버행막(10), 제 1오버행막(9)을 건식 식각하고상부 데이터 전극(8)을 습식 식각하여 데이터 전극 버스 패턴을 형성한다.Next, as shown in FIG. 1D, the double insulating film 7, the aluminum upper data electrode 8, the first overhang film 9, and the second overhang film 10 are sequentially disposed on the entire upper surface of the structure. After deposition, the second overhang film 10 and the first overhang film 9 are dry-etched using the photoresist pattern for forming the data electrode bus, and the upper data electrode 8 is wet-etched to wet the data electrode bus pattern. To form.

그 다음, 도 1e에 도시된 바와 같이 상기 제 2오버행막(10)과 제 1오버행막(9)을 전자 방출부 영역에 따라 건식 식각하여 개구부를 형성하면, 제 1오버행막(9)의 식각 속도가 제 2오버행막(10)보다 빠르기 때문에 오버행 구조가 형성된다. 이러한 구조의 오버행을 일반 오버행(Normal Overhang)이라 한다.Next, as shown in FIG. 1E, when the second overhang layer 10 and the first overhang layer 9 are dry-etched according to the electron emission region to form an opening, the first overhang layer 9 is etched. The overhang structure is formed because the speed is faster than that of the second overhang film 10. The overhang of this structure is called a normal overhang.

그 다음, 도 1f에 도시된 바와 같이 상기 노출된 상부 데이터 전극(8)을 습식 식각하고 그 하부의 이중 절연막(7)을 건식 식각하여 전자 방출 개구부를 형성하면서 하부 터널 산화막(6)을 노출 시킨다.Next, as shown in FIG. 1F, the exposed upper data electrode 8 is wet etched and the lower double insulating layer 7 is dry etched to form an electron emission opening to expose the lower tunnel oxide layer 6. .

그 다음, 도 1g에 도시된 바와 같이 상기 식각 공정에 의한 터널 산화막(6)의 손상을 복구하기 위해서 상기 터널 산화막(6)을 에치백(etchback) 및 재산화한 후 형성된 구조물 상부 전면에 Ir/Pt/Au를 증착하여 최상부 전극(11)을 형성한다. 상기 최상부 전극(11)이 형성되면서 터널 산화막(6)의 상부에 형성되는 부분이 전자를 방출하는 부분이 되므로 에미터라 칭하기도 한다.Then, as shown in FIG. 1G, to recover the damage of the tunnel oxide film 6 by the etching process, the tunnel oxide film 6 is etched back and reoxidized to form Ir / Pt / Au is deposited to form the top electrode 11. Since the top electrode 11 is formed, the portion formed on the tunnel oxide film 6 becomes a part emitting electrons, so it is also called an emitter.

종래에는 표시부 패널을 이루는 모든 전계발광소자의 규격을 거의 동일하게 형성한다. 그러면, 상기 형성된 전계발광소자의 하판에 상판을 적용한 실제 전계발광소자의 구조를 보도록 한다.Conventionally, all of the electroluminescent elements constituting the display panel are formed to be substantially the same. Then, to look at the structure of the actual electroluminescent device to which the top plate is applied to the lower plate of the electroluminescent device formed.

도 2는 종래 전계방출소자의 단면도를 나타낸 것으로, 도시한 바와 같이 소자의 하판(캐소드)(1~11)과 소자의 상판(애노드)(14,15) 사이는 진공영역이며, 이때, 진공영역의 유지를 위해 스페이서(12)와 프릿(Frit)(13)을 설치한다.2 is a cross-sectional view of a conventional field emission device. As shown in the drawing, a vacuum area is formed between a lower plate (cathode) 1 to 11 of the device and an upper plate (anode) 14 and 15 of the device. The spacer 12 and the frit 13 are installed for the maintenance.

전술한 바와 같이 하판을 제조한 다음, 상기 하판에 스페이서(12)를 장착하고 진공 기밀을 유지하기위해 프릿(Frit)(13)을 설치한 다음, 별도의 공정으로 형성된 상판을 결합하고 내부 공기를 제거하여 내부를 진공 상태로 만든다.As described above, after manufacturing the lower plate, the spacer 12 is mounted on the lower plate, and a frit 13 is installed to maintain vacuum tightness. To make the interior vacuum.

상기와 같이 만들어진 전계방출소자의 하부전극(4)과 상부전극(8, 11)에 전계를 걸어주면 전자가 방출되는데, 상기 전자빔은 도 2에 도시된 바와 같이 진공중에 퍼지면서 상부 형광체(15)로 진행하게 된다. 하지만, 측면에 장착되는 스페이스(12)에 축적되는 전자에 의해 진행 방향이 왜곡되기 때문에 스페이서(12)를 접지하여 충전되는 전하를 방출하도록 한다.When an electric field is applied to the lower electrode 4 and the upper electrodes 8 and 11 of the field emission device as described above, electrons are emitted. The electron beam is spread in a vacuum as shown in FIG. Proceed to However, since the traveling direction is distorted by the electrons accumulated in the space 12 mounted on the side surface, the spacer 12 is grounded to discharge the charged charge.

스페이서(12)는 립(Rib)형과 세그먼트(Segment)형으로 형성되는데, 립형은 기계적으로 안정적이며 제작이 쉬우며 접지전극을 스페이서 하부에 직접 형성할 수있지만, 배기 및 진공이 어렵고 외부에서 가시적으로 드러나며 대면적 패널에 적용할 수 없다. 세그먼트형은 배기 및 진공 유지가 용이하고 외부에서 가시적으로 드러나지 않지만 제조 공정이 복잡하고 전극을 스페이서에 직접 형성할 수 없고 하판 상에 형성해야 한다.The spacer 12 is formed in a rib type and a segment type. The lip type is mechanically stable, easy to manufacture, and a ground electrode can be formed directly under the spacer, but exhaust and vacuum are difficult and visible from the outside. It cannot be applied to large area panels. Segmented shapes are easy to exhaust and vacuum and are not visible from the outside, but the manufacturing process is complicated and the electrodes cannot be formed directly on the spacers and must be formed on the bottom plate.

도 3a는 립형 스페이서를 하판에 장착하는 방법을 보인 것으로 도시한 바와 같이 하부 전극이 형성된 스페이서를 하부 전극에 평행하게 장착한다. 따라서, 하판 상에는 별도의 공정이 요구되지 않는다.3A illustrates a method of mounting the lip spacer on the lower plate, and the spacer on which the lower electrode is formed is mounted in parallel to the lower electrode. Therefore, no separate process is required on the lower plate.

도 3b는 세그먼트형 스페이서를 하판에 장착하는 방법을 보인 것으로 도시한 바와 같이 스페이서에는 전극이 형성되어 있지 않다. 따라서, 스페이서에 의한 전계 왜곡을 방지하기 위해서는 하판 상부에 스페이서 전극을 형성해야만 한다.3B illustrates a method of mounting the segmented spacer on the lower plate, and thus no electrode is formed on the spacer. Therefore, in order to prevent electric field distortion by the spacer, a spacer electrode must be formed on the lower plate.

상기와 같이 스페이서를 하부 전극과 평행하게 장착하는데, 이러한 스페이서의 기계적인 장착에 의해 하판 소자가 물리적으로 파괴되는 경우가 발생하게 된다. 상기 스페이서 하부에는 전극들이 지나는데, 스페이서 장착에 의해 상하부 전극들 간의 단락이 발생할 수 있으며 상부 전극 상에 형성되면 단선을 유발할 수 있다.As described above, the spacer is mounted parallel to the lower electrode, and the lower plate element is physically destroyed by the mechanical mounting of the spacer. Electrodes pass under the spacer, and a short circuit between upper and lower electrodes may occur due to spacer mounting, and disconnection may occur when formed on the upper electrode.

오버행층은 전술한 일반 오버행 구조와 같이 개구부 내부와 전극 외부 측면의 최상부 절연막을 전기적으로 분리하는 일반 오버행 방법과, 전극들의 형태에 의해 전극 간의 연결을 전기적으로 분리하는 측면 오버행(Side Overhang) 방법이 있다.The overhang layer is a general overhang method for electrically separating the uppermost insulating film inside the opening and the outer side of the electrode, and the side overhang method for electrically separating the connection between the electrodes by the shape of the electrodes, as described above. have.

도 4는 측면 오버행을 적용한 전계방출소자 하판에서 최상부 전극들 간의 절연 방법을 보이는 구조 단면도이다. 도시한 바와 같이 이중 절연막(7) 상부에 상부 데이터 전극(8)이 형성되며, 그 상부에 측면 오버행막(9)이 형성되어 있다. 상기 오버행막(9)을 식각하고 그 하부의 상부 데이터 전극(8)을 식각하여 개구부를 만들면서 전극의 외부 측면들을 상기 오버행막(9)의 하부로 과다 식각하여 오버행 구조를 형성한다. 이러한 구조물 상부에 최상부 전극(11)을 형성하면 상기 오버행 구조에 의해 각 데이터 전극 버스 구조물 간 절연이 이루어 진다. 따라서 도시한 2개의 전계방출소자들에 형성된 최상부 전극(11)은 데이터 전극 버스들 사이에서 분리되어 서로 절연되는 것을 알 수 있다. 따라서, 상기 측면 오버행막(9)은 절연체 혹은 도전체 물질로 형성될 수 있다.4 is a structural cross-sectional view showing an insulating method between the uppermost electrodes in the bottom of the field emission device to which the side overhang is applied. As illustrated, an upper data electrode 8 is formed on the double insulating film 7, and a side overhang film 9 is formed on the double insulating film 7. The overhang layer 9 is etched and the upper data electrode 8 at the bottom thereof is etched to form an opening, and the outer side surfaces of the electrode are over-etched to form an overhang structure under the overhang layer 9. When the top electrode 11 is formed on the structure, insulation between the data electrode bus structures is achieved by the overhang structure. Therefore, it can be seen that the uppermost electrodes 11 formed on the two field emission elements shown are separated from each other and separated from the data electrode buses. Accordingly, the side overhang layer 9 may be formed of an insulator or a conductor material.

전술한 바와 같이 일반 오버행 구조나 측면 오버행 구조 모두에서 동일하게 언더컷(undercut) 영역을 둠으로써 그 상부에 형성되는 최상부 전극(11)이 해당 오버행 구조에 의해 끊어지게 되며, 이러한 단선을 통해 인접하는 상부 데이터전극(8)들 간의 절연을 확보하는 것이다.As described above, by placing the same undercut area in both the general overhang structure and the side overhang structure, the uppermost electrode 11 formed thereon is cut off by the corresponding overhang structure, and the upper part adjacent through the disconnection is formed. Insulation between the data electrodes 8 is ensured.

이러한 과다 식각을 위해서는 습식 식각 혹은 식각비가 다른 층들을 식각하는 건식 식각 공정들이 사용되는데, 포토레지스트 공정, 식각 공정, 세정 공정등이 반복되게 되며, 이를 통해 과다 식각 영역을 하부에 가지는 오버행 구조가 파괴되거나 붕괴되는 현상이 발생하게 된다. 이러한 붕괴는 최상부 전극(11) 형성 시 전극 간 절연 특성을 감소시켜 원하지 않는 단락이 발생하거나 누설 전류가 발생하는 원인이 된다.For such overetching, dry etching processes using wet etching or etching layers having different etching ratios are used, and the photoresist process, etching process, and cleaning process are repeated, thereby destroying the overhang structure having the excess etching region underneath. Or collapse. This collapse reduces the insulating properties between the electrodes when the top electrode 11 is formed, causing unwanted short circuits or leakage currents.

상기한 바와 같이 종래 전계방출소자는 오버행 구조에 의해 최상부 전극의 전극 버스들 간 절연을 실시하지만, 상기 오버행 구조를 형성하기위한 다수의 공정에 의해 구조적으로 취약한 오버행 구조가 붕괴되기 쉽고, 이를 통해 전극들 간의 단락이나 누설 전류가 유발되는 문제점이 있으며, 이후 장착되는 스페이서에 의해 상하부 전극 단락이나 상부 전극의 단선이 유발되는 문제점이 있었다.As described above, the conventional field emission device insulates the electrode buses of the top electrode by the overhang structure, but the structurally fragile overhang structure is easily collapsed by a number of processes for forming the overhang structure. There is a problem that short-circuit or leakage current is caused between them, and there is a problem that short-circuit of the upper and lower electrodes or disconnection of the upper electrode by the spacer to be mounted thereafter.

상기와 같은 문제점을 감안한 본 발명은 물리적으로 취약한 오버행 구조 없이 그 상부에 상부전극 분리층을 도금하여 형성하도록 하는 것으로 최상부 전극의 전극들 간 절연 특성을 개선함과 아울러, 상기 도금 공정을 통해 스페이서 연결부를 동시에 형성하도록 한 전계방출소자 및 그의 제조방법을 제공하는데 그 목적이 있다.In view of the above problems, the present invention is to form an upper electrode separation layer on the upper portion thereof without physically fragile overhang structure to improve insulation properties between electrodes of the uppermost electrode, and to connect the spacer through the plating process. An object of the present invention is to provide a field emission device and a method of manufacturing the same.

도1a 내지 도1g는 종래 전계방출소자의 제조공정 수순단면도.1A to 1G are cross-sectional views of a conventional process for manufacturing a field emission device.

도2는 일반 오버행이 적용된 전계방출소자의 구조를 보이는 단면도.2 is a cross-sectional view showing a structure of a field emission device to which a general overhang is applied;

도3은 전계방출소자 하판일부와 스페이스 결합 구조들을 보이는 단면도.Figure 3 is a cross-sectional view showing a portion of the field emission element and the bottom coupling structure.

도4는 측면 오버행이 적용된 전계방출소자의 구조를 보이는 단면도.4 is a cross-sectional view showing the structure of a field emission device to which a side overhang is applied.

도5a 내지 도5d는 본 발명 전계방출소자의 제조공정 수순단면도.5A to 5D are cross-sectional views of a manufacturing process of the field emission device of the present invention.

도6은 본 발명을 적용한 전계방출소자 일실시예의 단면도.6 is a cross-sectional view of an embodiment of the field emission device to which the present invention is applied.

도7a 내지 도7d는 본 발명의 다른 구조들을 도시한 단면도.7A-7D are cross-sectional views showing other structures of the present invention.

도8은 상부전극 분리층이 적용된 전극 구조를 도시한 평면도.8 is a plan view illustrating an electrode structure to which an upper electrode isolation layer is applied.

도9는 도8에 최상부 전극층을 형성한 구조를 도시한 평면도.FIG. 9 is a plan view showing a structure in which a top electrode layer is formed in FIG. 8; FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21:하판유리 22:제 1버퍼막21: bottom glass 22: first buffer film

23:제 2버퍼막 24:하부전극23: second buffer film 24: lower electrode

25:양극 산화막 26:터널 산화막25: anode oxide film 26: tunnel oxide film

27:이중 절연막 28:상부 데이터 전극27: double insulating film 28: upper data electrode

29:오버행막 30:도금 시드층29: overhang 30: plating seed layer

31:도금 몰드 32: 상부전극 분리층31: plating mold 32: upper electrode separation layer

33:최상부 전극33: top electrode

상기와 같은 목적을 달성하기위한 본 발명은, 전자 방출용 터널 산화막과 양극 절연막이 상부에 형성된 하부 전극과; 상기 하부 전극 상부에 위치하는 개구부 및 버스 구조를 가지는 상부 데이터 전극과; 상기 상부 데이터 전극 상에 위치하며 개구부 구조를 가지는 절연층과; 상기 개구부 주변의 절연층 상부 일부와 스페이서 장착 영역에 위치하며 하부에 도금 시드층을 가지는 상부전극 분리층과; 상기 구조물 상부 전면에 위치하며 상기 상부 전극 분리층에 의해 부분적으로 분리된 최상부 전극을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a light emitting device including: a lower electrode having an electron emission tunnel oxide film and an anode insulating film formed thereon; An upper data electrode having an opening and a bus structure positioned above the lower electrode; An insulating layer on the upper data electrode and having an opening structure; An upper electrode isolation layer positioned in a portion of an upper portion of the insulating layer around the opening and in a spacer mounting region and having a plating seed layer under the insulating layer; Located on the upper front surface of the structure, characterized in that it comprises a top electrode partially separated by the upper electrode separation layer.

상기 스페이서 장착 영역에 위치하는 상부전극 분리층은 스페이서와 연결되며 스페이서의 하부 전극 및 완충층 역할을 하는 것을 특징으로 한다.The upper electrode separation layer positioned in the spacer mounting region is connected to the spacer and serves as a lower electrode and a buffer layer of the spacer.

또한, 본 발명은 상부에 전자 방출용 터널 산화막과 양극 절연막이 성막된 하부 전극을 기판 상에 형성하는 단계와; 상기 구조물 상부 전면에 차례로 이중 절연막, 상부 데이터 전극, 절연막을 형성하고 전극 구조에 따라 패터닝하는 단계와; 상기 구조물 상부 전면에 도금 시드층을 형성하는 단계와; 전자 방출 개구부가 형성될 부분 주위 일부가 패턴된 도금 몰드를 상기 도금 시드층 상부에 형성하는 단계와; 상기 도금 몰드를 이용한 도금으로 상부전극 분리층을 형성한 후 상기 도금 몰드를 제거하는 단계를 더 포함하는 것을 특징으로 한다.In addition, the present invention comprises the steps of forming a lower electrode on the substrate with a tunnel oxide film and an anode insulating film formed on the upper substrate; Forming a double insulating film, an upper data electrode, and an insulating film on the entire upper surface of the structure in turn and patterning the insulating film; Forming a plating seed layer on the entire upper surface of the structure; Forming a plating mold on the plating seed layer, the plating mold having a portion patterned around a portion where an electron emission opening is to be formed; And forming the upper electrode separation layer by plating using the plating mold, and then removing the plating mold.

상기 도금 몰드를 형성하는 단계는 스페이서가 장착될 부분에 스페이서 연결부를 형성하기위한 패턴을 더 포함하여 형성하는 단계를 더 포함하고, 상기 도금 단계는 상기 도금 몰드를 이용한 도금으로 상부 전극 분리층과 스페이서 연결부를 동시에 형성하는 단계를 더 포함하는 것을 특징으로 한다.The forming of the plating mold may further include forming a pattern for forming a spacer connection portion at a portion on which the spacer is to be mounted, wherein the plating may include forming an upper electrode separation layer and a spacer by plating using the plating mold. And forming a connection at the same time.

상기와 같이 구성된 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings an embodiment of the present invention configured as described above are as follows.

도 5a 내지 도 5d는 본 발명 전계방출소자 일 실시예의 제조공정 수순단면도이며, 본 발명의 핵심 부분만을 보인 것으로 도시한 바와 같이 개구부 형성전의 하판 소자 구조물 상부 오버행 절연층(29) 상에 도금 시드층(30)을 형성하는 단계(도 5a)와; 상기 도금 시드층(30) 상부 중 이후 개구부가 형성될 영역의 주변 일부에 도금층을 형성하고 스페이서 장착 영역에 도금층을 형성하기위한 도금 몰드(31)를 형성하는 단계(도 5b)와; 상기 형성된 도금 몰드와 도금 시드층(30)을 이용하여 상부 전극 분리층(32) 및 스페이서 연결부(미도시)를 도금으로 형성하는 단계(도 5c)와; 상기 도금 몰드(31)를 제거하고 상기 형성된 상부 전극 분리층(32) 및 스페이스 연결부를 마스크로 상기 도금 시드층(30)의 노출된 부분을 제거하는 단계(도 5d)로 이루어진다.5A to 5D are cross-sectional views of the manufacturing process steps of the embodiment of the field emission device of the present invention, and the plating seed layer on the upper overhang insulating layer 29 before the opening is formed, as shown only by the core of the present invention. Forming 30 (FIG. 5A); Forming a plating layer on a portion of the periphery of the plating seed layer 30 on which a later opening is to be formed and forming a plating mold 31 for forming the plating layer on the spacer mounting region (FIG. 5B); Forming an upper electrode isolation layer 32 and a spacer connection part (not shown) by plating using the formed plating mold and the plating seed layer 30 (FIG. 5C); Removing the plating mold 31 and removing the exposed portion of the plating seed layer 30 using the formed upper electrode isolation layer 32 and the space connecting portion as a mask (FIG. 5D).

이를 좀더 상세히 설명하도록 한다.This will be explained in more detail.

먼저, 도 5a에 도시한 바와 같이 종래와 같은 방법으로 형성된 전계방출소자의 하판 일부 구조물 상부에 도금 시드(seed)층(30)을 성막한다. 상기 전계방출소자의 하판 일부 구조물은 종래와 동일한 단계로 전자 방출용 터널 산화막과 양극 절연막이 성막된 하부 전극을 기판 상에 형성하고, 상기 구조물 상부 전면에 차례로 이중 절연막, 상부 데이터 전극, 오버행 절연막을 형성하고 전극 구조에 따라 패터닝한 것이다. 여기서, 오버행 절연막은 절연막으로 동작하게 되며, 실질적으로는 이종 적층막 하부층에 언더컷(undercut)을 실시하지 않아도 된다.First, as shown in FIG. 5A, a plating seed layer 30 is formed on an upper portion of the lower plate structure of the field emission device formed by the conventional method. In some structures of the lower plate of the field emission device, a lower electrode on which a tunnel oxide film and an anode insulating film are formed is formed on a substrate in the same step as the conventional art, and a double insulating film, an upper data electrode, and an overhang insulating film are sequentially formed on the entire upper surface of the structure. It is formed and patterned according to the electrode structure. Here, the overhang insulating film acts as an insulating film, and it is not necessary to substantially undercut the lower layer of the heterogeneous laminated film.

그 다음, 도 5b에 도시한 바와 같이 상기 도금 시드층(30) 상부 중 이후 개구부가 형성될 영역의 주변 일부에 도금층을 형성하고 스페이서 장착 영역에 도금층을 형성하기위한 도금 몰드(31)를 형성한다. 상기 도금 몰드(31)는 도금을 통해 도금층이 형성되는 구조를 정의하기위한 포토레지스트 패턴으로, 본 실시예에서는 역 사다리꼴로 형성되어 있으나, 상이한 다른 구조를 가질 수도 있다. 상기 도면에서 스페이서 부분은 도시되지 않았기 때문에 스페이서 부분은 이후 좀더 상세히 설명하도록 한다.Next, as shown in FIG. 5B, a plating layer 31 is formed on a portion of the periphery of the plating seed layer 30 in which a later opening is to be formed, and a plating mold 31 for forming the plating layer in the spacer mounting region is formed. . The plating mold 31 is a photoresist pattern for defining a structure in which a plating layer is formed through plating, and is formed in an inverted trapezoid in the present embodiment, but may have a different structure. Since the spacer part is not shown in the figure, the spacer part will be described in more detail later.

그 다음, 도 5c에 도시한 바와 같이 상기 형성된 도금 몰드와 도금 시드층(30)을 이용하여 상부 전극 분리층(32) 및 스페이서 연결부(미도시)를 도금으로 형성한다.Next, as illustrated in FIG. 5C, the upper electrode isolation layer 32 and the spacer connection part (not shown) are formed by plating using the formed plating mold and the plating seed layer 30.

그 다음, 도 5d에 도시한 바와 같이 상기 도금 몰드(31)를 제거하고 상기 형성된 상부 전극 분리층(32) 및 스페이서 연결부를 마스크로 상기 도금 시드층(30)의 노출된 부분을 제거한다. 본 실시예에서는 도금 시드층(30)을 성막한 후 그 상부에 직접 도금 몰드(31)를 형성하여 도금이 실시될 부분만을 노출시켜 도금을 실시하고, 도금으로 형성된 구조물로 필요 없는 도금 시드층(30)을 제거하는 방법을 사용했다. 그러나, 도금 시드층(30)을 성막한 후 도금이 실시될 부분에 따라 패터닝을 실시한 후 도금 몰드(31)를 적용하여 도금을 실시할 수도 있다.Next, as shown in FIG. 5D, the plating mold 31 is removed, and the exposed portion of the plating seed layer 30 is removed using the upper electrode isolation layer 32 and the spacer connection portion formed as a mask. In the present embodiment, after depositing the plating seed layer 30, the plating mold 31 is directly formed on the upper portion of the plating seed layer 30 to expose only the portion to be plated, and the plating is performed. 30) used to remove. However, after the plating seed layer 30 is formed, plating may be performed by applying the plating mold 31 after patterning according to a portion to be plated.

전술한 바와 같이 형성한 후 오버행 구조 형성 및 개구부 패터닝을 통해 전자방출 개구부를 형성한 다음, 그 상부 전면에 최상부 전극을 형성하면 최상부 전극은 상기 상부전극 분리층에 의해 데이터 전극의 안팎에서 절연된다. 즉, 이를 이용한다면 굳이 오버행 구조를 형성할 필요가 없이도 인접 전극간 완전한 절연을 이룰 수 있다. 부연하자면, 본 실시예의 단면도는 상부전극 분리층의 두께 및 폭의 변동(역사다리꼴)을 강조한 것이며, 개구부에 근접할 필요도 없으므로 실제 개구부 형성에는 영향을 미치지 않는다.After forming as described above, the electron-emitting opening is formed through the formation of the overhang structure and the opening patterning, and then the uppermost electrode is formed on the upper front surface, and the uppermost electrode is insulated from inside and outside the data electrode by the upper electrode separation layer. That is, by using this, it is possible to achieve complete insulation between adjacent electrodes without having to form an overhang structure. Incidentally, the cross-sectional view of the present embodiment emphasizes variations (historical trapezoids) in the thickness and width of the upper electrode separation layer, and does not need to be close to the openings, and thus does not affect the actual opening formation.

도 6은 본 발명을 측면 오버행 구조 전계발광소자에 적용한 경우를 보인 것이다. 도시한 바와 같이 오버행 구조가 형성되지 않고, 오버행층(29)은 단순히 절연층으로 동작하는 것을 알 수 있다. 즉, 구조적 취약점을 감수하면서 오버행 구조를 만들지 않아도 되므로 공정 자극으로 오버행층(29)이 붕괴되는 경우가 줄어들게 된다.6 illustrates a case where the present invention is applied to a side overhang structure electroluminescent device. As shown, the overhang structure is not formed, and it can be seen that the overhang layer 29 simply acts as an insulating layer. That is, since the overhang structure does not have to be made while taking structural weaknesses, the overhang layer 29 is collapsed due to process stimulus.

상기 오버행층(29) 상부에 형성된 상부전극 분리층(32)에 의해 그 상부에 형성된 최상부 전극(33)은 데이터 전극 버스의 안쪽과 바깥쪽에서 2번 끊어지게 된다. 즉, 절연 특성이 비약적으로 개선되며, 오버행층(29)의 붕괴나 파괴에 의한 단락 혹은 누설 전류 발생을 방지할 수 있어 전기적으로 안정적인 동작 환경을 제공할 수 있다.The uppermost electrode 33 formed thereon by the upper electrode isolation layer 32 formed on the overhang layer 29 is cut twice on the inside and the outside of the data electrode bus. That is, the insulation characteristics are remarkably improved, and short circuits or leakage currents due to collapse or destruction of the overhang layer 29 can be prevented, thereby providing an electrically stable operating environment.

상기 상부전극 분리층(32)은 역사다리꼴이며, 이는 본 발명의 목적인 절연성을 높이기위한 최적 실시예이며, 포토레지스트 패턴을 식각하여 도금 몰드를 형성하기 때문에 약간의 경사를 가지는 틀을 형성하기도 용이하다. 그러나, 본 발명은 이러한 구체적인 형태로 제한되지는 않으며, 다양한 상부전극 분리층(32)의 형태를 가질 수 있다. 이들 중 일부를 도 7에 도시하도록 한다.The upper electrode isolation layer 32 is an inverted trapezoidal shape, which is an optimal embodiment for increasing insulation, which is an object of the present invention, and forms a plating mold having a slight inclination since the photoresist pattern is etched to form a plating mold. . However, the present invention is not limited to this specific form and may have various forms of the upper electrode isolation layer 32. Some of these are shown in FIG.

도 7a는 상부 전극 분리층(32)이 개구부쪽으로만 경사를 가진 형태이며, 개구부에서 최상부 전극을 분리하기 위한 것이다.FIG. 7A shows that the upper electrode isolation layer 32 is inclined only toward the opening and separates the uppermost electrode from the opening.

도 7b는 도 7a와 반대로 전극의 바깥쪽 측면에서 최상부 전극을 분리하기위한 것이다.FIG. 7B is for separating the top electrode on the outer side of the electrode as opposed to FIG. 7A.

도 7a와 7b에서 수직으로 형성된 부분 역시 최상부 전극을 분리할 수 있는데, 이는 수직부의 종횡비(Aspect Ratio)에 의해 결정된다. 최상부 전극은 50~100Å 정도의 두께로 이루어지는 박막이며, 스퍼터 증착을 통해 형성되기 때문에 수직 측벽에 증착되는 양은 미비하다. 이는 자체 박화(Self Thinning)을 통해 제거된다. 그로인해 도 7c와 같은 형태 역시 가능하다.The vertically formed portions in FIGS. 7A and 7B can also separate the top electrode, which is determined by the aspect ratio of the vertical portion. The top electrode is a thin film having a thickness of about 50 to 100Å, and is formed through sputter deposition, so the amount deposited on the vertical sidewalls is insufficient. It is removed through self thinning. As such, a form such as that shown in FIG. 7C is also possible.

이제, 상판과의 결합을 지지하기위한 스페이서에 관해 언급하도록 한다.Reference is now made to spacers for supporting the bond with the top plate.

도 8은 최상부 전극이 형성되기 전의 스캔-데이터 전극의 상부 평면도로서, 도시한 바와 같이 스페이서는 스캔전극과 연결되는 하부 전극과 평행하게 배치되는데, 세그먼트형 스페이서를 형성하기위해서는 하판 상부에 도전성층을 형성해야 한다. 종래에는 이를 위해 새롭게 도전성 층을 형성하며, 하부 구조물 파괴를 방지하기위해 새롭게 도금막을 통한 버퍼층을 형성하였다. 그러나 본 발명에서는 도시한 바와 같이 상부 전극 분리층(32)을 데이터 전극 상부에 형성함과 동시에 스페이서가 장착될 영역에 도금 스페이서 연결부를 형성한다. 이는 스페이서에 축적되는 전하를 방출하기위한 하부 전극인 동시에 완충 작용을 하는 버퍼막으로도 사용되어 스페이서 하부의 구조물에 대한 충격을 완화한다.FIG. 8 is a top plan view of the scan-data electrode before the top electrode is formed. As shown in FIG. 8, the spacer is disposed in parallel with the bottom electrode connected to the scan electrode. Should be formed. Conventionally, a conductive layer is newly formed for this purpose, and a buffer layer through the plating layer is newly formed to prevent the lower structure from being destroyed. However, in the present invention, as shown in the drawing, the upper electrode isolation layer 32 is formed on the data electrode and the plating spacer connection portion is formed in the region where the spacer is to be mounted. It is also used as a buffer layer for buffering and at the same time as the lower electrode for releasing the charge accumulated in the spacer to mitigate the impact on the structure under the spacer.

도 9는 상기 형성된 전극 구조물(도 8) 상부에 최상부 전극을 형성한 것으로, 스페이서 연결부와 하부 전극(실질적으로는 하부 전극 상부에 형성된 절연막) 및 상부전극 분리층 상부에 성막된다. 이렇게 성막되면, 확대도에 도시한 바와 같이 상기 상부전극 분리층에 의해 조각 조각 분리되게 된다. 개구부 내부에 형성된 최상부 전극은 전자 방출부의 에미터로 동작하게 되고, 데이터 전극 버스들 사이에도 최상부 전극이 분리되어 있음을 볼 수 있다.FIG. 9 is a top electrode formed on the formed electrode structure (FIG. 8), and is formed on the spacer connection part, the bottom electrode (substantially an insulating film formed on the bottom electrode), and the top electrode separation layer. When the film is formed in this way, pieces are separated by the upper electrode separation layer as shown in the enlarged view. The top electrode formed inside the opening acts as an emitter of the electron emission portion, and the top electrode is separated between the data electrode buses.

상기한 바와 같이 본 발명 전계방출소자는 소자의 하판 개구부 상부 주변에 상부전극 분리층을 도금하여 형성하면서 동시에 스페이서 연결부를 형성하도록 하여 구조적으로 취약한 오버행 구조물 없이도 최상부 전극 형성으로부터 전극들 간 절연을 제공하는 것은 물론이고 스페이서 전극을 제공하도록 함으로써 전극간 절연을 개선하고 소자의 파괴를 방지하며 스페이서 장착부에 전극과 완충기능을 제공할 수 있는 효과가 있다.As described above, the field emission device of the present invention is formed by plating the upper electrode separation layer around the upper portion of the lower plate opening of the device to form a spacer connection at the same time, thereby providing insulation between the electrodes from forming the top electrode without structurally weak overhang structure. Of course, by providing a spacer electrode there is an effect that can improve the inter-electrode insulation, prevent the destruction of the device and provide the electrode and the buffer function to the spacer mounting portion.

Claims (5)

전자 방출용 터널 산화막과 양극 절연막이 상부에 형성된 하부 전극과; 상기 하부 전극 상부에 위치하는 개구부 및 버스 구조를 가지는 상부 데이터 전극과; 상기 상부 데이터 전극 상에 위치하며 개구부 구조를 가지는 절연층과; 상기 개구부 주변의 절연층 상부 일부와 스페이서 장착 영역에 위치하며 하부에 도금 시드층을 가지는 상부전극 분리층과; 상기 구조물 상부 전면에 위치하며 상기 상부 전극 분리층에 의해 부분적으로 분리된 최상부 전극을 포함하는 것을 특징으로 하는 전계방출소자.A lower electrode having an electron emission tunnel oxide film and an anode insulating film formed thereon; An upper data electrode having an opening and a bus structure positioned above the lower electrode; An insulating layer on the upper data electrode and having an opening structure; An upper electrode isolation layer positioned in a portion of an upper portion of the insulating layer around the opening and in a spacer mounting region and having a plating seed layer under the insulating layer; And a top electrode positioned on an upper surface of the structure and partially separated by the upper electrode separation layer. 제 1항에 있어서, 상기 스페이서 장착 영역에 위치하는 상부전극 분리층은 스페이서와 연결되며 스페이서의 하부 전극 및 완충층 역할을 하는 것을 특징으로 하는 전계방출소자.The field emission device of claim 1, wherein the upper electrode isolation layer positioned in the spacer mounting region is connected to the spacer and serves as a lower electrode and a buffer layer of the spacer. 상부에 전자 방출용 터널 산화막과 양극 절연막이 성막된 하부 전극을 기판 상에 형성하는 단계와; 상기 구조물 상부 전면에 차례로 이중 절연막, 상부 데이터 전극, 절연막을 형성하고 전극 구조에 따라 패터닝하는 단계와; 상기 구조물 상부 전면에 도금 시드층을 형성하는 단계와; 전자 방출 개구부가 형성될 부분 주위 일부가 패턴된 도금 몰드를 상기 도금 시드층 상부에 형성하는 단계와; 상기 도금 몰드를 이용한 도금으로 상부전극 분리층을 형성한 후 상기 도금 몰드를 제거하는 단계를 더 포함하는 것을 특징으로 하는 전계방출소자 제조방법.Forming a lower electrode on which a tunnel oxide film and an anode insulating film are formed on the substrate; Forming a double insulating film, an upper data electrode, and an insulating film on the entire upper surface of the structure in turn and patterning the insulating film; Forming a plating seed layer on the entire upper surface of the structure; Forming a plating mold on the plating seed layer, the plating mold having a portion patterned around a portion where an electron emission opening is to be formed; And forming the upper electrode separation layer by plating using the plating mold, and then removing the plating mold. 제 3항에 있어서, 상기 도금에 사용되는 시드층은 도금 영역에 따라 패터닝된 후 도금에 사용되거나, 도금을 실시한 후 패터닝되는 것을 특징으로 하는 전계방출소자 제조방법.The method of claim 3, wherein the seed layer used for plating is patterned according to a plating region and then used for plating, or patterned after plating. 제 3항에 있어서, 상기 도금 몰드를 형성하는 단계는 스페이서가 장착될 부분에 스페이서 연결부를 형성하기위한 패턴을 더 포함하여 형성하는 단계를 더 포함하고, 상기 도금 단계는 상기 도금 몰드를 이용한 도금으로 상부 전극 분리층과 스페이서 연결부를 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계방출소자 제조방법.The method of claim 3, wherein the forming of the plating mold further comprises forming a pattern for forming a spacer connection portion at a portion on which the spacer is to be mounted, wherein the plating is performed by plating using the plating mold. A method of manufacturing a field emission device further comprising: simultaneously forming an upper electrode separation layer and a spacer connection part.
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