KR20040061265A - 반도체소자의 레이아웃 방법 - Google Patents

Abstract

본 발명은 반도체소자의 레이아웃 방법에 관한 것으로,

반도체소자의 고집적화에 따른 콘택 공정 마진을 확보하기 위하여,

"T" 형 활성영역의 양측에 저장전극 콘택부를 디지인하고, 상기 활성영역의 양측의 저장전극 콘택부의 연결선에 수직한 방향성을 갖는 비트라인 콘택부를 디자인하여 콘택 공정시 저장전극 콘택부와 비트라인 콘택부 간의 공정마진을 확보함으로써 콘택 공정을 용이하게 실시할 수 있도록 하고 그에 따른 콘택 저항을 감소시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 레이아웃 방법{A method for designing a layout of a semiconductor device}

본 발명은 반도체소자의 레이아웃 방법에 관한 것으로, 특히 디램의 셀 라이트 마진(cell write margin, tWR) 특성을 향상시킬 수 있도록 셀 레이아웃을 설계하는 방법에 관한 것이다.

현재 디램 소자가 고집적화되는 추세인데 디램 소자에서 가장 큰 면적 비중을 차지하는 셀 어레이 영역의 고집적화는 디램 고집적화의 핵심 과제이다.

고집적화 디램의 개발단계중 수율 확보 단계에서 가장 어려운 문제점은 tWR 특성을 확보하는 것이고, 상기 tWR 특성은 셀 트랜지스터의 전류 흐름(currentdrivability) 과 밀접한 관계를 가진다.

반도체소자가 고집적화됨에 따라 셀 트랜지스터의 면적이 점점 작아지게 되는 추세이고, 고집적화된 셀 트랜지스터의 소오스/드레인 접합영역 콘택 면적이 작아지면서 저항이 수 KΩ 이상으로 증가하여 셀 전류 흐름 특성이 취약해져 양호한 tWR 특성을 확보하기 어렵게 되었다.

일반적으로, 콘택 면적은 원형으로 디자인하고, 반도체소자의 고집적화에 따른 브릿지 현상을 방지하기 위하여 작게 디자인함으로써 콘택홀을 패터닝하기 어렵고 중첩마진 또한 확보하기 어렵다.

또한, 콘택을 성공적으로 형성한다 하여도 콘택 면적의 감소로 콘택 조항이 증가되고 그에 따른 소자의 특성이 열화되다.

도 1은 종래기술에 따른 반도체소자의 레이아웃도로서, 활성영역(11)에 형성될 비트라인 콘택부(13)와 저장전극 콘택부(15)를 각각 도시한다.

도 1를 참조하면, "T" 형태의 활성영역(11)에 형성되는 비트라인 콘택부(13)와 저장전극 콘택부(15)는 원형으로 형성되어 ⓐ 같이 서로 근접되어 구비되기 때문에 브릿지(bridge) 가 유발될 수 있다.

상기한 바와 같이 종래기술에 따른 반도체소자의 레이아웃 방법은, 활성영역에 설계되는 저장전극 콘택부와 비트라인 콘택부가 원형으로 형성되어 있어 콘택 공정시 브릿지가 유발될 수 있으며 그에 따른 소자의 특성 및 신뢰성이 저하되고 반도체소자의 고집적화를 어렵게 하는 문제점이 유발된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택부를 타원형으로 형성하여 저장전극 콘택부와 공간 마진을 확보하여 소자의 절연특성을 향상시킬 수 있도록 하는 반도체소자의 레이아웃 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 반도체소자의 레이아웃도.

도 2는 본 발명에 따른 반도체소자의 레이아웃도.

<도면의 주요 부분에 대한 부호의 설명>

11,21 : 활성영역 13,23 : 비트라인 콘택부

15,25 : 저장전극 콘택부

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 형성방법은,

"T" 형 활성영역의 양측에 저장전극 콘택부를 디지인하고,

상기 활성영역의 양측의 저장전극 콘택부의 연결선에 수직한 방향성을 갖는 비트라인 콘택부를 디자인하여 콘택 공정시 저장전극 콘택부와 비트라인 콘택부 간의 공정마진을 확보하는 것과,

상기 비트라인 콘택부는 타원형, 마름모형 또는 육각형으로 구비되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체소자의 레이아웃 방법을 도시한 것으로서, 활성영역(21), 비트라인 콘택부(23) 및 저장전극 콘택부(25)를 도시한 것이다.

도 2를 참조하면, 상기 활성영역(21)은 "T" 형태로 형성되고, 활성영역의 양측에는 저장전극이 콘택될 저장전극 콘택부(25)가 구비된다.

상기 활성영역(21)의 중앙부에 돌출된 부분에 비트라인 콘택부(23)이 구비된다.

상기 비트라인 콘택부(23)는 상기 도 1의 비트라인 콘택부(13)를 상기 활성영역(21) 양측 저장전극 콘택부(25)의 연결선에 수직한 방향으로 늘어진 타원형으로 구비된다. 이때, 상기 비트라인 콘택부(13)는 마름모형이나 육각형으로 형성할 수도 있다.

이로 인하여, 상기 타원형의 비트라인 콘택부(23)과 저장전극 콘택부(25)는 ⓑ 와 같이 형성되어, 상기 도 1의 ⓐ 부분에 도시된 것보다 서로간의 거리가 증가된다.

콘택면적의 크기 감소없이 비트라인 콘택부(23)의 디자인을 타원형으로 변경하여 콘택 공정 마진을 확보할 수 있으며, 그에 따른 tWR 특성도 향상시킬 수 있다.

또한, 본 발명에 따라 비트라인 콘택부(23)를 예정된 크게 보다 크게 설계할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 레이아웃 방법은, 활성영역에 디자인되는 비트라인 콘택부를 원형이 아닌 타원형으로 형성하여 저장전극 콘택부와의 거리를 확보함으로써 콘택 저항을 감소시키고 브릿지의 유발을 억제할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (2)

1. "T" 형 활성영역의 양측에 저장전극 콘택부를 디지인하고,

   상기 활성영역의 양측의 저장전극 콘택부의 연결선에 수직한 방향성을 갖는 비트라인 콘택부를 디자인하여 콘택 공정시 저장전극 콘택부와 비트라인 콘택부 간의 공정마진을 확보하는 반도체소자의 레이아웃 방법.
2. 제 1 항에 있어서,

   상기 비트라인 콘택부는 타원형, 마름모형 또는 육각형으로 구비되는 것을 특징으로 하는 반도체소자의 레이아웃 방법.