KR20040059410A - Method for fabricating MIM capacitor of semiconductor device - Google Patents

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    • H01L23/5223—Capacitor integral with wiring layers

Abstract

PURPOSE: A method for forming an MIM(Metal/Insulator/Metal) capacitor of a semiconductor device is provided to restrain metallic bridge by partially forming an interlayer dielectric on a lower metal line for defining an upper electrode region. CONSTITUTION: A lower electrode(22a) of an MIM capacitor and a lower metal interconnection(22b) are simultaneously formed by selectively etching a metal film. The first interlayer dielectric(25) is partially formed on the resultant structure to expose the lower electrode. A dielectric film(27a) and an upper electrode(28a) are sequentially formed on the exposed lower electrode. The second interlayer dielectric(29) with via holes is formed on the resultant structure. A via contact(30) and an upper metal interconnection(31) are filled in the via holes.

Description

반도체 소자의 ＭＩＭ 커패시터 형성 방법{Method for fabricating MIM capacitor of semiconductor device}Method for fabricating MIM capacitor of semiconductor device

본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 하부 금속 배선상에 층간 절연막을 부분적으로 형성하여 상부 전극 형성 영역을 정의하는 것에 의해 메탈릭 브릿지 현상을 억제할 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법 에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the fabrication of semiconductor devices. Specifically, a method of forming a MIM capacitor of a semiconductor device in which a metal bridge phenomenon can be suppressed by partially forming an interlayer insulating film on a lower metal wiring to define an upper electrode formation region. It is about.

반도체 메모리 소자의 집적도 향상에 따라 작은 면적에 높은 커패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 커패시터를 형성하거나 유전막을 얇게 형성하거나 또는 커패시터의 단면적을 증가시키는 방법이 제시되고 있다.In order to secure a high capacitance in a small area, a method of forming a capacitor, forming a thin dielectric film, or increasing the cross-sectional area of the capacitor has been proposed in order to secure high capacitance in a small area according to the improvement of the integration degree of a semiconductor memory device.

커패시터의 단면적을 증가시키기 위해서, 적층형 커패시터 또는 트렌치형 커패시터를 형성하는 기술 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 커패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.In order to increase the cross-sectional area of the capacitor, various techniques have been proposed, such as a technique for forming a multilayer capacitor or a trench capacitor, or a technique using a hemispherical polysilicon film, but these techniques make the structure of the capacitor complicated and the process too complicated. Therefore, there are problems such as an increase in manufacturing cost and a decrease in yield.

이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MIM 커패시터 에 관하여 설명한다.Hereinafter, a MIM capacitor of a semiconductor device of the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술의 MIM 커패시터의 브릿지 현상 발생 부분의 구성도이다.1 is a block diagram of a bridge phenomenon generation portion of a conventional MIM capacitor.

커패시터의 유전막으로는 SiO2또는 Si3N4계 유전 물질을 사용하며, 커패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 커패시터, 또는 MIM 커패시터를 사용하게 된다.SiO 2 or Si 3 N 4 -based dielectric material is used as the dielectric film of the capacitor. Depending on the electrode material of the capacitor, a PIP (Poly Insulator Poly) capacitor or a MIM capacitor is used.

PIP 커피시터 또는 MIM 커패시터 등과 같은 박형의 커패시터는 MOS 커패시터나 접합부 커패시터와는 달리 바이어스에 독립적이기 때문에 커패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.Thin capacitors, such as PIP coffee or MIM capacitors, are independent of bias, unlike MOS capacitors and junction capacitors.

또한, MIM 커패시터의 경우는 전압이나 온도에 따른 커패시턴스의 VCR(Voltage Coefficient for Capacitor)과 TCR(Temperature Coefficient for Capacitor)이 PIP 커패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.In addition, MIM capacitors are very advantageous for manufacturing precision analog products because the voltage coefficient for capacitor (VCR) and the temperature coefficient for capacitor (TCR) have very good characteristics compared to PIP capacitors. .

그러나 종래 기술의 기술에 의한 MIM 캐패시터의 제조에 있어서 그 공정의 조절이 어렵고 불량요소가 많아 MIM 캐패시터 형성에 많은 어려움이 있다.However, in the manufacturing of the MIM capacitor according to the prior art, it is difficult to control the process, and there are many difficulties in forming the MIM capacitor because there are many defects.

MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.MIM capacitors are mainly used in high performance semiconductor devices because of their low resistivity and no parasitic capacitance due to depletion inside.

아날로그 반도체 디바이스의 필수적 구성요소인 커패시터는 DRAM에서의 그것과는 달리 시그널 지연 역할을 하며 특히 메탈 절연체 메탈 구조에서의 공정 재현시 상부(top) 메탈 식각후, 인시튜 포토레지스트 스트립 공정을 진행한다.Capacitors, which are an essential component of analog semiconductor devices, act as signal delays, unlike those in DRAMs, and in situ photoresist strip processes after top metal etching, especially during process reproduction in metal insulator metal structures.

이는 상부 메탈 식각시의 에쳔트(etchant)인 Cl2,BCl2등의 염소(chlorine)가 감광막과 상부 메탈 사이드월에 남아 있다가 대기중 노출시 물(H2O)와 만나 HCl을 형성하고, 이 HCl에 의한 부식이 발생되기 때문이다.This and meet with chyeonteu (etchant) of Cl 2, BCl 2, such as chlorine (chlorine) the photosensitive film and the upper metal side remain in the month exposure of water (H 2 O) in the atmosphere of the city upper metal etch to form a HCl This is because corrosion by HCl occurs.

따라서 후속 공정인 절연 물질의 식각시에는 상부 메탈인 TiN을 베리어하는데, 이때 상부 메탈의 손실에 의해 상부 메탈과 하부 메탈 사이에 식각 부산물등에의한 브릿지 현상이 도 1의 (가)에서와 같이, 부분적으로 발생하게 되고 이는 커패시터의 누설(leakage) 성분으로 작용하여 MIM 커패시터 및 MIM 커패시터를 갖는 소자의 특성에 민감한 영향을 주게 된다.Therefore, during etching of the insulating material, which is a subsequent process, the upper metal TiN is barriered. In this case, the bridge phenomenon due to etching by-products between the upper metal and the lower metal due to the loss of the upper metal is as shown in FIG. This occurs in part, which acts as a leakage component of the capacitor, affecting the MIM capacitor and the characteristics of the device with the MIM capacitor.

그러나 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 공정은 다음과 같은 문제점이 있다.However, the MIM capacitor forming process of the semiconductor device of the prior art has the following problems.

종래 기술에서는 상부 금속의 패터닝 공정 후에 진행하는 후속 공정인 절연 물질의 식각시에 상부 메탈인 TiN을 베리어하는데, 이때 상부 메탈의 손실에 의해 식각 부산물등에 의한 브릿지 현상이 발생한다.In the prior art, the upper metal TiN is barriered during the etching of the insulating material, which is a subsequent process performed after the patterning process of the upper metal. In this case, the bridge phenomenon due to etching by-products occurs due to the loss of the upper metal.

이는 커패시터의 누설(leakage) 성분으로 작용하여 MIM 커패시터 및 MIM 커패시터를 갖는 소자의 특성에 민감한 영향을 주게 된다.This acts as a leakage component of the capacitor, which has a sensitive effect on the characteristics of the MIM capacitor and the device with the MIM capacitor.

본 발명은 이와 같은 종래 기술의 MIM 커패시터 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 하부 금속 배선상에 층간 절연막을 부분적으로 형성하여 상부 전극 형성 영역을 정의하는 것에 의해 메탈릭 브릿지 현상을 억제할 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem of the prior art MIM capacitor formation process, and the metallic bridge phenomenon can be suppressed by defining an upper electrode formation region by partially forming an interlayer insulating film on the lower metal wiring. It is an object of the present invention to provide a method for forming a MIM capacitor of a semiconductor device.

도 1은 종래 기술의 MIM 커패시터의 브릿지 현상 발생 부분의 구성도1 is a block diagram of a bridge phenomenon generation portion of the prior art MIM capacitor

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도2A to 2F are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device according to the present invention.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

21. 반도체 기판 22a. MIM 커패시터 하부 전극21. Semiconductor substrate 22a. MIM Capacitor Bottom Electrode

22b. 하부 금속 배선 23. 반사 방지층22b. Bottom metal wiring 23. Antireflective layer

24. 제 1 포토레지스트 패턴 25. 제 1 층간 절연막24. First photoresist pattern 25. First interlayer insulating film

26. 제 2 포토레지스트 패턴 27. 유전 물질층26. Second Photoresist Pattern 27. Dielectric Material Layer

28. 상부 전극 형성용 물질층 29. 제 2 층간 절연막28. Material layer for forming upper electrode 29. Second interlayer insulating film

30. 비아 콘택홀 31. 상부 배선층30. Via contact hole 31. Upper wiring layer

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기판상에 하부 금속 배선과 MIM 커패시터 하부 전극을 동시에 패터닝하는 단계;제 1 층간 절연막을 형성하고 MIM 커패시터 형성 영역이 오픈되도록 패터닝하는 단계;상기 패터닝 영역에 유전체층, MIM 커패시터 상부 전극을 형성하는 단계;전면에 제 2 층간 절연막을 형성하고 선택적으로 패터닝하여 비아홀들을 형성하는 단계;상기 비아홀들을 매립하는 비아 콘택층 및 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a MIM capacitor of a semiconductor device, the method including: simultaneously patterning a lower metal wiring and a MIM capacitor lower electrode on a semiconductor substrate having a MIM capacitor forming region and a metal wiring forming region; Forming an interlayer insulating film and patterning the MIM capacitor forming region to be open; forming a dielectric layer and a MIM capacitor upper electrode in the patterning region; forming a via hole by forming a second interlayer insulating film on the front surface and selectively patterning the via; And forming a via contact layer and an upper metal wiring to fill the via holes.

본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the method of forming a MIM capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.2A to 2F are cross-sectional views of a process for forming a MIM capacitor of a semiconductor device according to the present invention.

본 발명은 절연층(Insulator)과 상부 전극을 먼저 형성시키고 상부 층간 절연막을 증착 및 평탄화하는 것이 아니라, 층간 절연막을 부분적으로 증착 및 평탄화한 후에 MIM 커패시터가 형성될 부분의 층간 절연막을 건식 식각하고, 이후 절연막과 상부 전극 형성용 물질층을 채워 넣고 평탄화하여 MIM 커패시터를 형성하는 것이다.The present invention does not form an insulating layer and an upper electrode first, and deposits and planarizes an upper interlayer insulating film, and then dry-etchs the interlayer insulating film of the portion where the MIM capacitor is to be formed after partially depositing and planarizing the interlayer insulating film. Thereafter, the insulating layer and the material layer for forming the upper electrode are filled and planarized to form a MIM capacitor.

먼저, 도 2a에서와 같이, MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기판(21)상에 하부 금속 배선 형성용 물질층(22),ARC 금속층(23)을 형성하고 MIM 커패시터 형성 영역과 금속 배선 형성 영역을 동시에 정의하는 제 1 포토레지스트 패턴(24)을 형성한다.First, as shown in FIG. 2A, the lower metal wiring forming material layer 22 and the ARC metal layer 23 are formed on the semiconductor substrate 21 having the MIM capacitor forming region and the metal wiring forming region. The first photoresist pattern 24 defining the metal wiring formation region is formed at the same time.

제 1 포토레지스트 패턴(24)을 마스크로 하여 Cl2/BCl3등의 식각 가스를 이용하여 건식 식각 공정으로 선택적으로 패터닝 공정을 진행하여 반사 방지층(23)을 갖는 하부 금속 배선(22a) 및 MIM 커패시터 하부 전극(22b)을 형성한다.The lower metal interconnection 22a and the MIM having the anti-reflection layer 23 are selectively patterned by a dry etching process using an etching gas such as Cl 2 / BCl 3 using the first photoresist pattern 24 as a mask. The capacitor lower electrode 22b is formed.

그리고 도 2b에서와 같이, 전면에 제 1 층간 절연막(25)를 1500 ~ 9000Å의 두께로 증착한 후 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.As shown in FIG. 2B, the first interlayer insulating film 25 is deposited on the entire surface with a thickness of 1500 to 9000 Å and then planarized by a chemical mechanical polishing (CMP) process.

이어, 도 2c에서와 같이, MIM 커패시터 형성 영역이 오픈되도록 제 2 포토레지스트 패턴(26)을 형성하고 이를 이용하여 C/F 계열의 가스에 O2, N2, Ar등을 첨가하여 제 1 층간 절연막(24)을 건식 식각하여 MIM 커패시터 상부 전극 형성 영역을 정의한다.Subsequently, as shown in FIG. 2C, the second photoresist pattern 26 is formed to open the MIM capacitor formation region, and O 2 , N 2 , Ar, and the like are added to the C / F-based gas using the first photo interlayer. The insulating layer 24 is dry etched to define an MIM capacitor upper electrode formation region.

그리고 도 2d에서와 같이, SiN 또는 Si3N4등의 질화막을 200 ~ 1500Å 두께로 증착하여 유전 물질층(27)을 형성하고 상부 전극 형성용 물질층(28)을 TiN을 800 ~ 9000Å 두께로 증착하여 상기 MIM 커패시터 상부 전극 형성 영역이 매립되도록 형성한다.As shown in FIG. 2D, a nitride film such as SiN or Si 3 N 4 is deposited to a thickness of 200 to 1500 mW to form a dielectric material layer 27, and the upper electrode forming material layer 28 is formed of TiN to a thickness of 800 to 9000 mW. Deposition is performed so as to fill the MIM capacitor upper electrode formation region.

여기서, 유전 물질층(27)을 실리콘 나이트라이드가 아닌 Ta2O5등의 단일 구조 또는 복합구조를 적용하거나, 실리콘 옥시나이트라이드등의 단일 구조 또는 복합 구조를 적용할 수 있다.Here, the dielectric material layer 27 may be a single structure or a composite structure such as Ta 2 O 5 , not silicon nitride, or a single structure or composite structure such as silicon oxynitride.

이어, 도 2e에서와 같이, CMP 공정으로 평탄화하여 커패시터 유전층(27a),MIM 커패시터 상부 전극(28a)을 형성하고 전면에 제 2 층간 절연막(29)을 형성한다.Subsequently, as shown in FIG. 2E, the capacitor dielectric layer 27a and the MIM capacitor upper electrode 28a are formed by planarization by a CMP process, and a second interlayer insulating layer 29 is formed on the entire surface thereof.

그리고 도 2f에서와 같이, 제 2 층간 절연막(29)을 선택적으로 패터닝하여 비아홀들을 형성하고 비아 콘택층(30) 및 상부 배선층(31)을 형성하여, MIM 커패시터 부분과 금속 배선 부분이 분리되는 구조를 완성한다.As shown in FIG. 2F, the second interlayer insulating layer 29 is selectively patterned to form via holes, and the via contact layer 30 and the upper wiring layer 31 are formed to separate the MIM capacitor portion and the metal wiring portion. To complete.

여기서, 제 1,2 층간 절연막(25)(29)을 PE-TEOS, SOG(spin on glass), FSG등 Si-O의 기본 결합 구조에 수소, 불소, 탄소등이 부분적으로 결합된 구조로 형성하는 것도 가능하다.Here, the first and second interlayer insulating films 25 and 29 are formed in a structure in which hydrogen, fluorine, and carbon are partially bonded to a basic bonding structure of Si-O such as PE-TEOS, spin on glass (SOG), and FSG. It is also possible.

이와 같이 본 발명은 MIM 커패시터 형성시에 MIM 커패시터 하부 전극 및 하부 금속 배선을 먼저 형성하고, 층간 절연막을 부분적으로 형성한 후, MIM 구조가 만들어질 부분의 층간 절연막을 식각하여 MIM 커패시터 상부 전극 형성 영역을 정의하는 것이다.As described above, in the present invention, the MIM capacitor lower electrode and the lower metal wiring are formed first, the interlayer insulating film is partially formed, and then the interlayer insulating film of the portion where the MIM structure is to be formed is etched to form the MIM capacitor upper electrode formation region. To define.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

이상에서 설명한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 다음과 같은 효과가 있다.The MIM capacitor forming method of the semiconductor device according to the present invention described above has the following effects.

층간 절연막을 부분적으로 형성한 후 MIM 구조가 만들어질 부분의 층간 절연막을 식각하여 MIM 커패시터 상부 전극 형성 영역을 먼저 정의하고 전극 형성 물질을 증착하여 식각 공정시에 상부 전극의 손실로 인한 금속성 폴리머의 발생을 근본적으로 억제한다.After forming the interlayer insulating film partially, the interlayer insulating film of the portion where the MIM structure is to be formed is etched to define the upper electrode forming region of the MIM capacitor first, and the electrode forming material is deposited to generate the metallic polymer due to the loss of the upper electrode during the etching process. Fundamentally suppress it.

이는 상부 전극과 하부 전극의 브릿지 현상을 제거할 수 있으며, 이로 인해 매우 효과적인 MIM 커패시터 구조를 확보할 수 있게 된다.This can eliminate the bridge phenomenon of the upper electrode and the lower electrode, thereby ensuring a very effective MIM capacitor structure.

Claims (4)

MIM 커패시터 형성 영역과 금속 배선 형성 영역을 갖는 반도체 기판상에 하부 금속 배선과 MIM 커패시터 하부 전극을 동시에 패터닝하는 단계;Simultaneously patterning the bottom metal wiring and the MIM capacitor bottom electrode on the semiconductor substrate having the MIM capacitor forming region and the metal wiring forming region; 제 1 층간 절연막을 형성하고 MIM 커패시터 형성 영역이 오픈되도록 패터닝하는 단계;Forming a first interlayer insulating film and patterning the MIM capacitor forming region to be open; 상기 패터닝 영역에 유전체층, MIM 커패시터 상부 전극을 형성하는 단계;Forming a dielectric layer, a MIM capacitor upper electrode in said patterning region; 전면에 제 2 층간 절연막을 형성하고 선택적으로 패터닝하여 비아홀들을 형성하는 단계;Forming via holes by forming and selectively patterning a second interlayer insulating film on the entire surface; 상기 비아홀들을 매립하는 비아 콘택층 및 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.Forming a via contact layer and an upper metal wiring to fill the via holes. 제 1 항에 있어서, 제 1 층간 절연막의 패터닝 영역에 유전체층, MIM 커패시터 상부 전극을 형성하는 단계를,The method of claim 1, further comprising: forming a dielectric layer and an MIM capacitor upper electrode in the patterning region of the first interlayer insulating film. 제 1 층간 절연막 형성후에 MIM 커패시터 형성 영역이 오픈되도록 포토레지스트 패턴을 형성하는 공정,Forming a photoresist pattern such that the MIM capacitor formation region is opened after forming the first interlayer insulating film; 포토레지스트 패턴을 이용하여 제 1 층간 절연막을 건식 식각하여 MIM 커패시터 상부 전극 형성 영역을 정의하는 공정,Dry etching the first interlayer insulating film using a photoresist pattern to define an MIM capacitor upper electrode formation region, 패터닝된 영역에 유전 물질층을 형성하고 상부 전극 형성용 물질층을 증착하여 상기 MIM 커패시터 상부 전극 형성 영역이 매립되도록 형성하는 공정,Forming a dielectric material layer on the patterned region and depositing an upper electrode forming material layer to fill the MIM capacitor upper electrode forming region; CMP 공정으로 평탄화하는 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.A method of forming a MIM capacitor of a semiconductor device, characterized in that it is formed by a step of planarization by a CMP process. 제 2 항에 있어서, 유전 물질층을 실리콘 나이트라이드, Ta2O5, 실리콘 옥시나이트라이드의 단일 구조 또는 복합 구조로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.The method of claim 2, wherein the dielectric material layer is formed of a single structure or a complex structure of silicon nitride, Ta 2 O 5 , silicon oxynitride. 제 1 항에 있어서, 제 1,2 층간 절연막을 PE-TEOS, SOG(spin on glass), FSG등 Si-O의 기본 결합 구조에 수소, 불소, 탄소등이 부분적으로 결합된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.The method of claim 1, wherein the first and second interlayer insulating films are formed in a structure in which hydrogen, fluorine, carbon, and the like are partially bonded to a basic bonding structure of Si-O such as PE-TEOS, spin on glass (SOG), and FSG. A method for forming a MIM capacitor of a semiconductor device.
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