KR20040058747A - Method for fabricating silicide region in cmos image sensor - Google Patents

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Abstract

PURPOSE: A method for forming a silicide of a CMOS image sensor is provided to improve properties of the image sensor by forming a silicide layer on a contact of a pixel region. CONSTITUTION: Gate electrodes(22a,22b,22c) with a spacer(23) are formed on a substrate(20) defined by a pixel region, an I/O circuit region and a peripheral region. A silicide barrier layer(26) is formed on the resultant structure and the gate electrodes are exposed by blanket etching. A mask is formed on the resultant structure to open a contact forming portion of the pixel region and the peripheral region and to cover the I/O circuit region. By blanket etching of the resultant structure using the mask, the silicide barrier layer on the peripheral region and the contact forming portion of the pixel region is removed. Then, a silicide layer(28) is formed on the exposed region.

Description

시모스 이미지센서의 실리사이드 형성방법{Method for fabricating silicide region in cmos image sensor}Method for fabricating silicide region in cmos image sensor

본 발명은 시모스 이미지센서의 제조방법에 관한 것으로 특히, 화소영역의 활성영역에 형성되는 콘택에도 실리사이드를 형성하여 소자의 특성을 향상시킨 시모스 이미지센서의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS image sensor, and more particularly, to a method for manufacturing a CMOS image sensor in which silicide is formed in a contact formed in an active region of a pixel region to improve device characteristics.

일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(ComplementaryMOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) includes individual metal-oxide-silicon (MOS) capacitors. A device in which charge carriers are stored and transported in a capacitor while being in close proximity, and a ComplementaryMOS image sensor uses a CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. It is a device that employs a switching method that makes as many MOS transistors as pixels and sequentially detects output using them.

CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.CCD (charge coupled device) has many disadvantages such as complicated driving method, high power consumption, high number of mask process steps, complicated process, and difficult to implement signal processing circuit in CCD chip. In order to overcome such drawbacks, the development of a CMOS image sensor using a sub-micron CMOS manufacturing technology has been studied in recent years. The CMOS image sensor forms an image by forming a photodiode and a MOS transistor in a unit pixel and sequentially detects signals in a switching method, and implements an image by using a CMOS manufacturing technology, which consumes less power and uses 30 to 40 masks as many as 20 masks. Compared to CCD process that requires two masks, the process is very simple, and it is possible to make various signal processing circuits and one chip, which is attracting attention as the next generation image sensor.

도1a는 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터로 구성된 단위화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(100)와, 포토다이오드(100)에서 모아진 광전하를 플로팅확산영역(102)으로 운송하기 위한 트랜스퍼 트랜지스터(101)와, 원하는 값으로 플로팅확산영역(102)의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(102)를 리셋시키기 위한 리셋 트랜지스터 (103)와, 소스 팔로워 버퍼 증폭기(SourceFollower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(104), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(105)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터(106)가 형성되어 있다. 그리고 3개의 노드(110, 111, 112)를 따로 표시하였는데, 이에 대해서는 도1b를 참조하여 후술한다.FIG. 1A is a circuit diagram showing a unit pixel composed of one photodiode PD and four MOS transistors in a conventional CMOS image sensor, and includes a photodiode 100 for generating photocharges by receiving light. The transfer transistor 101 for transporting the photocharges collected from the photodiode 100 to the floating diffusion region 102 and the potential of the floating diffusion region 102 to a desired value are discharged to discharge the floating diffusion region 102. Reset transistor 103 for resetting < RTI ID = 0.0 > 1), < / RTI > a drive transistor 104 acting as a source follower buffer amplifier, and a select transistor 105 for addressing as a switching role. It is composed of Outside the unit pixel, a load transistor 106 is formed to read an output signal. The three nodes 110, 111, and 112 are separately shown, which will be described later with reference to FIG. 1B.

도1b는 도1a에 도시된 단위화소를 구현한 레이아웃 도면으로, 포토다이오드 및 확산영역이 형성될 활성영역(active))을 정의하는 아이솔레이션(isolation)과 각 트랜지스터의 게이트를 구성하는 폴리실리콘이 도시되어 있다.FIG. 1B is a layout view of the unit pixel illustrated in FIG. 1A, which illustrates an isolation defining an active region in which a photodiode and a diffusion region are to be formed, and a polysilicon constituting a gate of each transistor. It is.

이를 참조하면, 정방형의 활성영역이 포토다이오드(100)를 형성하고 있으며, 포토다이오드를 형성하는 활성영역은 그 위쪽면에서 'ㄱ' 자로 꺽인 후, X축 방향으로 확장되어 있다. 트랜스퍼 트랜지스터(Tx)의 게이트 폴리실리콘(101)은 포토다이오드를 구성하는 활성영역이 'ㄱ' 자로 꺽인 부분의 병목상에 걸쳐서 형성되며, 플로팅확산영역(102)은 트랜스퍼 트랜지스터의 게이트 폴리실리콘(101) 타측면에 접하여 Y축 방향에서 X축 방향으로 90°꺽여 레이아웃되어, 리셋 트랜지스터의 게이트 폴리실리콘(103)의 일측과 접하며 형성되어 있다.Referring to this, a square active region forms the photodiode 100, and the active region forming the photodiode is bent in a 'b' shape on the upper surface thereof and then extended in the X-axis direction. The gate polysilicon 101 of the transfer transistor Tx is formed over a bottleneck of a portion where the active region constituting the photodiode is bent by a letter 'a', and the floating diffusion region 102 is formed of the gate polysilicon 101 of the transfer transistor. The substrate is laid out at 90 ° from the Y-axis direction in contact with the other side to be in contact with one side of the gate polysilicon 103 of the reset transistor.

플로팅확산영역(102)에는 플로팅확산영역(102)과 드라이브 트랜지스터(Dx)의 게이트 폴리실리콘(104)을 전기적으로 연결시키기 위한 FD 콘택(110)이 형성되어 있다.In the floating diffusion region 102, an FD contact 110 is formed to electrically connect the floating diffusion region 102 and the gate polysilicon 104 of the drive transistor Dx.

다음으로, 리셋 트랜지스터(Rx)의 게이트 폴리실리콘(103)의 타측에 형성된 활성영역은 X축 방향으로 확장되어 형성되다가 중간에서 Y축 방향으로 90°꺽여 아래쪽으로 형성되어, 드라이브 트랜지스터(Dx)의 게이트 폴리실리콘(104)과 만나게 된다.Next, the active region formed on the other side of the gate polysilicon 103 of the reset transistor Rx extends in the X-axis direction and is formed downward by 90 ° in the Y-axis direction from the middle to form the drive transistor Dx. It meets the gate polysilicon 104.

리셋 트랜지스터(Rx)의 게이트 폴리실리콘(103)의 타측에서 X축 방향으로 확장되어 형성된 활성영역부분에는 전원전압을 인가하기 위한 VDD콘택(111)이 형성되어 있으며, 드라이브 트랜지스터(Dx)의 게이트 폴리실리콘(104)에는 플로팅확산영역(102)과의 전기적 연결을 위한 콘택(114)이 형성되어 있다.A V DD contact 111 for applying a power supply voltage is formed in an active region of the reset transistor Rx extending in the X-axis direction from the other side of the gate polysilicon 103, and the gate of the drive transistor Dx is formed. In the polysilicon 104, a contact 114 for electrical connection with the floating diffusion region 102 is formed.

드라이브 트랜지스터(Dx)의 게이트 폴리실리콘(104)과 만나는 활성영역은 계속 Y축 방향으로 확장되어, 셀렉트 트랜지스터(Sx)의 게이트 폴리실리콘(105)과 만나게 되고, 더 나아가 셀렉트 트랜지스터(Sx)의 게이트 폴리실리콘(105)을 지나서 형성된 활성영역에 Sx 콘택(112)이 형성되어 있다. Sx 콘택(112)은 단위화소의 출력을 위한 콘택이다.The active region that meets the gate polysilicon 104 of the drive transistor Dx continues to extend in the Y-axis direction to meet the gate polysilicon 105 of the select transistor Sx, and furthermore, the gate of the select transistor Sx. The Sx contact 112 is formed in the active region formed over the polysilicon 105. The Sx contact 112 is a contact for outputting the unit pixel.

도1b에 도시된 단위화소의 레이아웃을 참조하면, FD 콘택(110), VDD콘택(111), Sx 콘택(112)과 같은 3개의 콘택이 화소내의 활성영역 상에 형성되어 있다. 앞으로 상기한 FD 콘택(110), VDD콘택(111), Sx 콘택(112)을 활성영역 콘택이라 한다.Referring to the layout of the unit pixel illustrated in FIG. 1B, three contacts, such as the FD contact 110, the V DD contact 111, and the Sx contact 112, are formed on the active region in the pixel. The FD contact 110, the V DD contact 111, and the Sx contact 112 are referred to as active region contacts.

종래에는 이와같이 형성된 단위화소에서, 각각의 게이트 폴리실리콘(101, 103, 104, 105)의 상부에만 실리사이드가 형성되고, 활성영역 상에는 실리사이드가 형성되지 않았다. 이는 활성영역에 형성된 포토다이오드(100)의 상부에 실리사이드가 형성되면, 소자의 광특성을 저하시킬 수 있으므로, 단위화소의 활성영역 상에는실리사이드가 형성되지 않도록 한 것이다.Conventionally, in the unit pixels thus formed, silicide is formed only on the upper portions of the gate polysilicon 101, 103, 104, and 105, and no silicide is formed on the active region. This is because when the silicide is formed on the photodiode 100 formed in the active region, the optical characteristics of the device can be reduced, so that the silicide is not formed on the active region of the unit pixel.

도1c 내지 도1e는 종래기술에 따른 실리사이드 형성방법을 도시한 도면으로 화소영역과, 입출력회로영역 및 주변회로영역을 함께 도시한 공정단면도이다.1C to 1E are diagrams illustrating a silicide forming method according to the related art, which is a process cross-sectional view showing a pixel region, an input / output circuit region, and a peripheral circuit region together.

여기서 입출력회로영역이라 함은, 시모스 이미지센서 칩(chip) 제조시, 패키지(package) 공정에서 와이어본딩(wire bonding)되는 영역과 그 부근의 회로를 일컫는 것이며, 주변회로영역이란 화소어레이(array)에서 생성된 이미지정보를 처리하는 논리회로영역을 말한다.Here, the input / output circuit area refers to a wire bonding area and a circuit in the vicinity of the package during manufacturing CMOS image sensor chip, and the peripheral circuit area refers to a pixel array. Refers to the logic circuit area to process the image information generated by.

먼저, 반도체 기판(10) 상에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성한다. 소자분리막으로는 트렌치 구조를 이용한 소자분리막을 사용할 수도 있으며 또는, 열 산화막을 이용하여 소자분리막을 제작할 수도 있다.First, an isolation layer 11 defining an active region and a field region is formed on the semiconductor substrate 10. A device isolation film using a trench structure may be used as the device isolation film, or a device isolation film may be manufactured using a thermal oxide film.

다음으로, 기판(10) 상에 게이트 폴리실리콘을 도포하고 이를 패터닝하여 게이트 전극(12)을 형성한 뒤, 게이트 전극(12)의 양 측벽에 스페이서(13)를 형성한다. 도1c에는 도시되어 있지 않지만 화소영역의 기판내에는 포토다이오드 등을 비롯한 수광소자가 형성되어 있다.Next, the gate polysilicon is coated on the substrate 10 and patterned to form the gate electrode 12, and then spacers 13 are formed on both sidewalls of the gate electrode 12. Although not shown in Fig. 1C, a light receiving element including a photodiode or the like is formed in the substrate of the pixel region.

다음으로 게이트 전극을 포함하는 전체 구조상에 UGS(Undoped Silicate Glass) 막(14)을 증착하고 USG 막(14) 상에 반사방지막(15)을 코팅한다. 이때, USG 막 대신에 HLD(High temperature Low density Dielectrics) 산화막을 사용할 수도 있다.Next, the UGS (Undoped Silicate Glass) film 14 is deposited on the entire structure including the gate electrode, and the antireflection film 15 is coated on the USG film 14. In this case, an HLD (High temperature Low density Dielectrics) oxide film may be used instead of the USG film.

다음으로, 에치벡 공정을 적용하여 반사방지막(15) 및 USG 막(14)을 차례로 식각하여 게이트 폴리실리콘(12)의 상부표면을 노출시킨다. 이어서, 도1d에 도시된바와같이 화소영역과 입출력회로영역을 덮는 실리사이드 방지마스크(17)를 형성하고 전면식각(etchback)을 실시하면, 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막(16)은 제거된다, 도1d에 도시된 실리사이드 방지막(16)은 USG 막(14)과 반사방지막(15)이 적층되어 형성된 구조를 일컫는 것으로, 설명의 편의를 위하여 실리사이드 방지막(16)으로 통칭하였다.Next, the anti-reflection film 15 and the USG film 14 are sequentially etched by applying an etchbeck process to expose the upper surface of the gate polysilicon 12. Subsequently, as shown in FIG. 1D, when the silicide prevention mask 17 covering the pixel region and the input / output circuit region is formed and etched back, the silicide prevention layer 16 existing on the active region of the peripheral circuit region is formed. Is removed. The silicide prevention layer 16 shown in FIG. 1D refers to a structure formed by stacking the USG film 14 and the antireflection film 15, which is collectively referred to as a silicide prevention layer 16 for convenience of description.

다음으로, 도1e에 도시된 바와같이 실리사이드 방지마스크(17)를 제거한 후에 실리사이드 형성공정을 진행하면, 화소영역의 게이트 폴리실리콘 상부, 입출력 회로영역의 게이트 폴리실리콘 상부, 주변회로영역의 활성영역 및 게이트 폴리실리콘의 상부에 실리사이드(18)가 형성된다. 즉, 화소영역에서는 게이트 폴리실리콘의 상부에만 실리사이드가 형성되며, 화소영역의 활성영역에는 실리사이드가 형성되지 않는다.Next, as shown in FIG. 1E, when the silicide forming process is performed after the silicide prevention mask 17 is removed, the gate polysilicon in the pixel region, the gate polysilicon in the input / output circuit region, the active region of the peripheral circuit region, Silicide 18 is formed on top of the gate polysilicon. That is, silicide is formed only in the upper portion of the gate polysilicon in the pixel region, and no silicide is formed in the active region of the pixel region.

이와같은 종래기술에 따른 문제점을 설명하면 다음과 같다. 소자가 점차 소형화되는 최근의 추세에 발맞추어, 이미지센서와 단위화소의 사이즈 역시 점차로 소형화 되어가고 있으며 동작전압도 점차로 감소하고 있다.Referring to the problems according to the prior art as follows. In line with the recent trend toward smaller devices, the size of image sensors and unit pixels is also becoming smaller and operating voltages are gradually decreasing.

이와같이 동작 전압이 점차 감소되어가고 있는 상황에서 픽셀의 활성영역에 형성되는 콘택에 실리사이드가 형성되지 않는다면, 활성영역 콘택에서의 면 저항(sheet resistance)이 증가하게 되고 이는 곧, 추가적인 전압강하를 야기한다.If silicide is not formed in the contact formed in the active region of the pixel in such a situation that the operating voltage is gradually decreasing, the sheet resistance in the active region contact increases, which causes an additional voltage drop. .

이를 상기한 3개의 활성영역 콘택과 연결하여 설명하면 다음과 같다. 먼저,도1b를 참조하면, VDD콘택은 리셋 트랜지스터(103)의 소스/드레인영역과 드라이브트랜지스터(104)의 소스/드레인 영역에 형성된 콘택이다.This will be described in connection with the three active region contacts described above. First, referring to FIG. 1B, a V DD contact is a contact formed in the source / drain region of the reset transistor 103 and the source / drain region of the drive transistor 104.

시모스 이미지센서의 동작에서는 플로팅확산영역(102)에 잔존하는 전하를 모두 제거하는 리셋 동작이 필요한데 이를 설명하면, 리셋 트랜지스터(103)를 턴온시켜 플로팅확산영역(102)에 잔존하는 전자들을 VDD콘택(111)과 연결된 전원전압단으로 뽑아낸다. 이때, 실리사이드화 되어 있지않은 VDD콘택(111)에서 추가적인 전압강하가 발생하여 전원전압이 모두 인가되지 못하는 경우에는, 리셋동작의 효율이 감소하는 단점이 있었다.CMOS In the operation of the image sensor requires a reset operation to remove all of the charge remaining in the floating diffusion region 102 will be described this, by turning on the reset transistor 103 e of V DD contacts remaining in the floating diffusion region 102, Pull out the power supply terminal connected to (111). In this case, when an additional voltage drop occurs in the non-silicided V DD contact 111 and all of the power supply voltages are not applied, there is a disadvantage in that the efficiency of the reset operation is reduced.

FD 콘택(110)의 경우, FD 콘택(110)은 플로팅확산영역(102)과 드라이브 트랜지스터의 게이트 폴리실리콘(104)을 전기적으로 연결하기 위한 콘택이므로, FD 콘택(110)에서 비 실리사이드화로 인한 추가적인 전압강하가 발생한다면, 드라이브 트랜지스터(104)를 원하는 레벨로 구동할 수 없게 되어 다이내믹 레인지(dynamic range)가 감소하는 단점이 있었다.In the case of the FD contact 110, since the FD contact 110 is a contact for electrically connecting the floating diffusion region 102 and the gate polysilicon 104 of the drive transistor, the FD contact 110 additionally due to non-silicide in the FD contact 110. If a voltage drop occurs, the drive transistor 104 cannot be driven to a desired level, thereby reducing the dynamic range.

또한, Sx 콘택(112)은 단위화소의 출력단에 형성된 콘택으로, Sx 콘택의 비 실리사이드화로 인한 전압강하는 단위화소의 출력을 저하시키는 단점이 되었다.In addition, the Sx contact 112 is a contact formed at the output terminal of the unit pixel, and the voltage drop due to the unsilicide of the Sx contact has a disadvantage of lowering the output of the unit pixel.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 화소영역의 콘택에도 실리사이드를 형성하여 시모스 이미지센서의 특성을 향상시킨 실리사이드 형성방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicide forming method in which silicide is formed in a contact of a pixel region to improve characteristics of a CMOS image sensor.

도1a는 종래의 시모스 이미지센서의 단위화소의 구성을 도시한 회로도,1A is a circuit diagram showing the configuration of a unit pixel of a conventional CMOS image sensor;

도1b는 종래의 시모스 이미지센서의 단위화소의 레이아웃을 도시한 레이아웃 도면,1B is a layout diagram showing a layout of unit pixels of a conventional CMOS image sensor;

도1c 내지 도1e는 종래기술에 따른 시모스 이미지센서의 실리사이드 형성방법을 도시한 공정순서도,1C to 1E are process flowcharts illustrating a silicide forming method of a CMOS image sensor according to the prior art;

도2a 내지 도2d는 본 발명의 일 실시예에 따른 시모스 이미지센서의 실리사이드 형성방법을 도시한 공정순서도,2A to 2D are flowcharts illustrating a silicide forming method of a CMOS image sensor according to an embodiment of the present invention;

도3a 내지 도3b는 본 발명의 다른 실시예에 따른 시모스 이미지센서의 실리사이드 형성방법을 도시한 공정순서도,3A to 3B are flowcharts illustrating a silicide forming method of a CMOS image sensor according to another exemplary embodiment of the present invention;

도4는 본 발명에 따른 시모스 이미지센서의 단위화소를 도시한 레이아웃 도면.4 is a layout diagram showing unit pixels of a CMOS image sensor according to the present invention;

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20 : 기판20: substrate

21 : 소자분리막21: device isolation film

22 : 게이트22: gate

23 : 스페이서23: spacer

24 : UGS 막24: UGS membrane

25 : 반사방지막25: antireflection film

26 : 실리사이드 방지막26: silicide prevention film

27 : 제 1 마스크27: the first mask

28 : 실리사이드28: silicide

30 : 제 2 마스크30: second mask

31 : 제 3 마스크31: third mask

상기한 목적을 달성하기 위한 본 발명은, 화소영역과 입출력회로영역 및 주변회로영역을 포함하는 시모스 이미지센서의 실리사이드 형성방법에 있어서, 활성영역과 필드영역을 정의하는 소자분리막이 형성된 기판 상에 스페이서를 양 측벽에 구비한 게이트 전극을 형성하는 단계; 전체 구조상에 실리사이드 방지막을 형성하고 전면식각을 수행하여 상기 게이트 전극을 노출시키는 단계; 상기 화소영역중에서 활성영역 콘택이 형성될 영역과 상기 주변회로영역을 노출시키며, 상기 입출력회로영역은 덮는 제 1 마스크를 형성하는 단계; 전면식각을 실시하여 상기 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막과 상기 화소영역의 활성영역 콘택이 형성될 영역을 덮는 실리사이드 방지막을 제거하는 단계; 및 상기 제 1 마스크를 제거한 후, 실리사이드를 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a silicide forming method of a CMOS image sensor including a pixel region, an input / output circuit region, and a peripheral circuit region, the spacer being formed on a substrate on which a device isolation film defining an active region and a field region is formed. Forming a gate electrode having both sidewalls; Forming a silicide barrier layer over the entire structure and performing surface etching to expose the gate electrode; Forming a first mask in the pixel region to expose a region in which an active region contact is to be formed and the peripheral circuit region, and to cover the input / output circuit region; Removing the silicide barrier layer on the active region of the peripheral circuit region and the silicide barrier layer covering the region where the active region contact of the pixel region is to be formed; And after removing the first mask, forming a silicide.

또한, 본 발명은 화소영역과 입출력회로영역 및 주변회로영역을 포함하는 시모스 이미지센서의 실리사이드 형성방법에 있어서, 활성영역과 필드영역을 정의하는 소자분리막이 형성된 기판 상에 스페이서를 양 측벽에 구비한 게이트 전극을 형성하는 단계; 전체 구조상에 실리사이드 방지막을 형성하고 전면식각을 수행하여 상기 게이트 전극을 노출시키는 단계; 상기 입출력회로영역만을 덮는 제 2 마스크를 형성하는 단계; 상기 화소영역중에서 활성영역 콘택이 형성될 영역만을 노출시키는 제 3 마스크를 상기 화소영역 상에 형성하는 단계; 전면식각을 실시하여 상기 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막과 상기 화소영역의 활성영역 콘택이 형성될 영역을 덮는 실리사이드 방지막을 제거하는 단계; 및 상기제 2 마스크 및 제 3 마스크를 제거한 후, 실리사이드를 형성하는 단계를 포함하여 이루어진다.In addition, the present invention provides a silicide forming method of a CMOS image sensor including a pixel region, an input / output circuit region, and a peripheral circuit region, wherein spacers are formed on both sidewalls of a substrate on which a device isolation film defining an active region and a field region is formed. Forming a gate electrode; Forming a silicide barrier layer over the entire structure and performing surface etching to expose the gate electrode; Forming a second mask covering only the input / output circuit area; Forming a third mask on the pixel region, the third mask exposing only a region in which the active region contact is to be formed; Removing the silicide barrier layer on the active region of the peripheral circuit region and the silicide barrier layer covering the region where the active region contact of the pixel region is to be formed; And after removing the second mask and the third mask, forming a silicide.

본 발명은 시모스 이미지센서의 화소영역에서 활성영역에 존재하는 콘택에도 실리사이드를 형성함으로써 추가적인 전압강하를 방지하여 미세화된 시모스 이미지센서의 소자특성을 향상시킨 실리사이드 형성방법에 관한 것이다.The present invention relates to a silicide forming method in which the silicide is formed in a contact existing in the active region in the pixel region of the CMOS image sensor to prevent an additional voltage drop, thereby improving device characteristics of the refined CMOS image sensor.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.

도2a 내지 도2d는 본 발명의 일실시예에 따른 시모스 이미지센서의 실리사이드 형성방법을 도시한 도면이고, 도3a 내지 도3b는 본 발명의 다른 실시예에 따른 실리사이드 형성방법을 도시한 도면으로 먼저, 도2a 내지 도2d를 참조하여 본 발명의 일실시예를 설명한다.2A to 2D are diagrams illustrating a silicide forming method of a CMOS image sensor according to an embodiment of the present invention, and FIGS. 3A to 3B are diagrams illustrating a silicide forming method according to another embodiment of the present invention. 2A to 2D, an embodiment of the present invention will be described.

먼저, 도2a에 도시된 바와같이, 반도체 기판(20) 상에 활성영역과 필드영역을 정의하는 소자분리막(21)을 형성한다. 소자분리막으로는 트렌치 구조를 이용한 소자분리막을 사용할 수도 있으며 또는, 열 산화막을 이용하여 소자분리막을 제작할 수도 있다.First, as shown in FIG. 2A, an isolation layer 21 defining an active region and a field region is formed on the semiconductor substrate 20. A device isolation film using a trench structure may be used as the device isolation film, or a device isolation film may be manufactured using a thermal oxide film.

다음으로, 기판(20) 상에 게이트 폴리실리콘을 도포하고 이를 패터닝하여 게이트 전극(22)을 형성한 뒤, 게이트 전극(22)의 양 측벽에 스페이서(23)를 형성한다. 도2a에는 도시되어 있지 않지만 화소영역의 기판 내에는 포토다이오드 등을 비롯한 수광소자가 형성되어 있다.Next, the gate polysilicon is coated on the substrate 20 and patterned to form the gate electrode 22, and then spacers 23 are formed on both sidewalls of the gate electrode 22. Although not shown in Fig. 2A, a light receiving element including a photodiode or the like is formed in the substrate of the pixel region.

다음으로 게이트 전극(22)을 포함하는 전체 구조상에 UGS(Undoped Silicate Glass) 막(24)을 400 ∼ 700Å의 두께로 증착하고, USG 막(24) 상에 반사방지막(25)을 코팅한다. 이때, USG 막 대신에 HLD(High temperature Low density Dielectrics) 산화막을 사용할 수도 있다.Next, a UGS (Undoped Silicate Glass) film 24 is deposited to a thickness of 400 to 700 Å on the entire structure including the gate electrode 22, and the antireflection film 25 is coated on the USG film 24. In this case, an HLD (High temperature Low density Dielectrics) oxide film may be used instead of the USG film.

다음으로, 도2b에 도시된 바와같이 에치벡 공정을 적용하여 반사방지막(25) 및 USG 막(24)을 차례로 식각하여, 전 영역의 게이트 폴리실리콘(22)을 노출시킨다. 도2b에 도시된 실리사이드 방지막(26)은 USG 막(24)과 반사방지막(25)이 적층되어 형성된 구조를 일컫는 것으로, 설명의 편의를 위하여 실리사이드 방지막(26)으로 통칭하였다. 실리사이드 방지막(26)은 실리사이드 형성용 금속물질이 실리콘 기판(20)과 접촉하여 실리사이드가 형성되는 것을 방지하는 역할을 한다.Next, as shown in FIG. 2B, the anti-reflective film 25 and the USG film 24 are sequentially etched by applying an etchbeck process to expose the gate polysilicon 22 of the entire region. The silicide prevention layer 26 illustrated in FIG. 2B refers to a structure formed by stacking the USG film 24 and the anti-reflection film 25. The silicide prevention layer 26 is collectively referred to as a silicide prevention layer 26 for convenience of description. The silicide prevention layer 26 prevents silicide from being formed by contacting the silicide forming metal material with the silicon substrate 20.

이어서, 도2c에 도시된 바와같이, 주변회로영역을 노출시키고 또한 화소영역중에서 활성영역 콘택이 형성될 영역은 노출시키며, 그리고 입출력회로영역은 덮는 제 1 마스크(17)를 형성한다. 여기서 노출되는 활성영역 콘택이 형성될 영역은 콘택의 사이즈 보다 큰 부분이 노출되도록, 충분한 오버랩 마진(overlap margin)을 가지고 노출된다.Subsequently, as shown in FIG. 2C, the peripheral circuit region is exposed, the region in which the active region contact is to be formed in the pixel region is exposed, and the first mask 17 covering the input / output circuit region is formed. Here, the region where the active region contact is to be formed is exposed with sufficient overlap margin so that a portion larger than the size of the contact is exposed.

이와같은 제 1 마스크(27)를 형성한 이후, 전면식각(etchback)을 실시하면, 도2d에 도시된 바와같이, 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막(26)과 화소영역의 활성영역 콘택을 덮는 실리사이드 방지막(26)이 제거된다.After the first mask 27 is formed, etching is performed on the entire surface, and as shown in FIG. 2D, the silicide prevention layer 26 and the pixel region on the active region of the peripheral circuit region are activated. The silicide prevention layer 26 covering the region contact is removed.

다음으로 제 1 마스크(27)를 제거한 후, 실리사이드 공정을 수행하면, 주변회로영역의 활성영역과 게이트 폴리실리콘, 화소영역의 활성영역 콘택과 게이트 폴리실리콘 및 입출력회로영역의 게이트 폴리실리콘 상부에 실리사이드(28)가 형성된다.Next, after the first mask 27 is removed, the silicide process may be performed. The silicide may be formed on the active region and gate polysilicon of the peripheral circuit region, the active region contact and gate polysilicon of the pixel region, and on the gate polysilicon of the input / output circuit region. 28 is formed.

도2d에 도시된 도면에는 자세히 나와있지 않지만, 화소영역의 활성영역중에서 실리사이드가 형성되는 부분은 활성영역 콘택이 형성되는 부분만이며, 포토다이오드의 상부에는 실리사이드가 형성되지 않는다. 이를 도4에 자세히 나타내었다.Although not shown in detail in the drawing illustrated in FIG. 2D, the portion where the silicide is formed in the active region of the pixel region is only a portion where the active region contact is formed, and no silicide is formed on the photodiode. This is shown in detail in FIG. 4.

도4는 본 발명에 따른 시모스 이미지센서의 단위화소를 도시한 레이아웃 도면으로 도4를 참조하면, 화소영역에서는 게이트 폴리실리콘(101, 103, 104, 105) 및 활성영역 콘택(110, 111, 112)에서만 실리사이드가 형성된다. 따라서 종래기술에 따른 전압강하 현상을 방지할 수 있다.4 is a layout diagram illustrating unit pixels of a CMOS image sensor according to an exemplary embodiment of the present invention. Referring to FIG. 4, gate polysilicon (101, 103, 104, 105) and active region contacts (110, 111, 112) in a pixel region are illustrated in FIG. Silicide is formed only in Therefore, the voltage drop phenomenon according to the prior art can be prevented.

도3a 내지 도3b는 본 발명의 다른 실시예에 따른 실리사이드 형성방법을 도시한 도면으로, 최종적으로 실리사이드가 형성된 결과물은 본 발명의 일실시예와 같으나, 마스크 공정 상의 차이가 있다.3A to 3B are views illustrating a silicide forming method according to another embodiment of the present invention. The final silicide formed product is the same as the embodiment of the present invention, but there are differences in mask processes.

즉, 도2a 내지 도2d에 도시된 본 발명의 일실시예에서는, 종래에 사용되던 실리사이드 방지마스크 대신에 제 1 마스크(27)를 따로 제작하여 실리사이드 형성공정을 수행한 반면에, 본 발명의 다른 실시예에서는 입출력회로영역만을 덮는 제 2 마스크와, 활성영역 콘택이 형성될 영역만을 노출시키는 제 3 마스크를 이용한 더블 마스크 스킴(scheme)으로 실리사이드 형성공정을 진행하였다.That is, in one embodiment of the present invention shown in Figs. 2a to 2d, instead of the silicide prevention mask used in the prior art, the first mask 27 is separately manufactured to perform a silicide forming process, In the embodiment, the silicide forming process is performed using a double mask scheme using a second mask covering only the input / output circuit region and a third mask exposing only the region where the active region contact is to be formed.

본 발명의 다른 실시예에 따른 실리사이드 형성공정은, 도2b에 도시된 공정까지는 본 발명의 일실시예와 동일하다. 즉, 관련소자가 형성된 기판(20) 상에 USG막과 반사방지막으로 이루어진 실리사이드 방지막(26)을 형성하고, 이를 에치벡하여 전 영역의 게이트 폴리실리콘(22)을 노출시킨다.The silicide forming process according to another embodiment of the present invention is the same as the embodiment of the present invention until the process shown in FIG. 2B. That is, the silicide prevention layer 26 including the USG film and the anti-reflection film is formed on the substrate 20 on which the related elements are formed, and then etched to expose the gate polysilicon 22 in all regions.

다음으로 입출력회로영역만을 덮은 제 2 마스크(30)를 형성한다. 다음으로 화소영역을 덮되, 화소영역의 활성영역 콘택부분은 노출시키는 제 3 마스크(31)를 형성한다.Next, a second mask 30 covering only the input / output circuit area is formed. Next, a third mask 31 is formed to cover the pixel region and expose the active region contact portion of the pixel region.

이와같이 제 2 마스크(30) 및 제 3 마스크(31)를 형성한 이후에 에치벡 공정을 적용하면, 도2d에 도시된 바와같이 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막(26)과 화소영역의 활성영역 콘택을 덮는 실리사이드 방지막(26)이 제거된다.If the etch-beck process is applied after the second mask 30 and the third mask 31 are formed in this way, the silicide prevention layer 26 and the pixel existing on the active region of the peripheral circuit region as shown in FIG. 2D. The silicide prevention layer 26 covering the active region contact of the region is removed.

다음으로 제 2 마스크(30) 및 제 3 마스크(31)를 제거한 후, 실리사이드 공정을 수행하면, 주변회로영역의 활성영역과 게이트 폴리실리콘, 화소영역의 활성영역 콘택과 게이트 폴리실리콘 및 입출력회로영역의 게이트 폴리실리콘 상부에 실리사이드(28)가 형성된다.Next, after the second mask 30 and the third mask 31 are removed and the silicide process is performed, the active region and gate polysilicon of the peripheral circuit region and the active region contact and gate polysilicon and input / output circuit regions of the pixel region are performed. The silicide 28 is formed on the gate polysilicon of the.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.

본 발명을 적용하면 미세화된 시모스 이미지센서에서 추가적인 전압강하를 방지하여 이미지센서의 다이내믹 레인지를 증가시킬 수 있을 뿐만 아니라, 소자의 광감도를 향상시킬 수 있는 효과가 있다.Application of the present invention can not only increase the dynamic range of the image sensor by preventing an additional voltage drop in the miniaturized CMOS image sensor, it is also effective to improve the light sensitivity of the device.

Claims (4)

화소영역과 입출력회로영역 및 주변회로영역을 포함하는 시모스 이미지센서의 실리사이드 형성방법에 있어서,In the silicide forming method of a CMOS image sensor comprising a pixel region, an input / output circuit region and a peripheral circuit region, 활성영역과 필드영역을 정의하는 소자분리막이 형성된 기판 상에 스페이서를 양 측벽에 구비한 게이트 전극을 형성하는 단계;Forming a gate electrode having spacers on both sidewalls on a substrate on which a device isolation film defining an active region and a field region is formed; 전체 구조상에 실리사이드 방지막을 형성하고 전면식각을 수행하여 상기 게이트 전극을 노출시키는 단계;Forming a silicide barrier layer over the entire structure and performing surface etching to expose the gate electrode; 상기 화소영역중에서 활성영역 콘택이 형성될 영역과 상기 주변회로영역을 노출시키며, 상기 입출력회로영역은 덮는 제 1 마스크를 형성하는 단계;Forming a first mask in the pixel region to expose a region in which an active region contact is to be formed and the peripheral circuit region, and to cover the input / output circuit region; 전면식각을 실시하여 상기 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막과 상기 화소영역의 활성영역 콘택이 형성될 영역을 덮는 실리사이드 방지막을 제거하는 단계; 및Removing the silicide barrier layer on the active region of the peripheral circuit region and the silicide barrier layer covering the region where the active region contact of the pixel region is to be formed; And 상기 제 1 마스크를 제거한 후, 실리사이드를 형성하는 단계After removing the first mask, forming silicide 를 포함하는 시모스 이미지센서의 실리사이드 형성방법.Silicide forming method of the CMOS image sensor comprising a. 화소영역과 입출력회로영역 및 주변회로영역을 포함하는 시모스 이미지센서의 실리사이드 형성방법에 있어서,In the silicide forming method of a CMOS image sensor comprising a pixel region, an input / output circuit region and a peripheral circuit region, 활성영역과 필드영역을 정의하는 소자분리막이 형성된 기판 상에 스페이서를양 측벽에 구비한 게이트 전극을 형성하는 단계;Forming a gate electrode having spacers on both sidewalls on a substrate on which a device isolation film defining an active region and a field region is formed; 전체 구조상에 실리사이드 방지막을 형성하고 전면식각을 수행하여 상기 게이트 전극을 노출시키는 단계;Forming a silicide barrier layer over the entire structure and performing surface etching to expose the gate electrode; 상기 입출력회로영역만을 덮는 제 2 마스크를 형성하는 단계;Forming a second mask covering only the input / output circuit area; 상기 화소영역중에서 활성영역 콘택이 형성될 영역만을 노출시키는 제 3 마스크를 상기 화소영역 상에 형성하는 단계;Forming a third mask on the pixel region, the third mask exposing only a region in which the active region contact is to be formed; 전면식각을 실시하여 상기 주변회로영역의 활성영역 상에 존재하는 실리사이드 방지막과 상기 화소영역의 활성영역 콘택이 형성될 영역을 덮는 실리사이드 방지막을 제거하는 단계; 및Removing the silicide barrier layer on the active region of the peripheral circuit region and the silicide barrier layer covering the region where the active region contact of the pixel region is to be formed; And 상기 제 2 마스크 및 제 3 마스크를 제거한 후, 실리사이드를 형성하는 단계Removing the second mask and the third mask, and then forming silicide 를 포함하는 시모스 이미지센서의 실리사이드 형성방법.Silicide forming method of the CMOS image sensor comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 화소영역의 활성영역 콘택이 형성될 영역을 덮는 실리사이드 방지막을 제거하는 단계에서,Removing the silicide prevention layer covering a region where an active region contact of the pixel region is to be formed; 상기 제거되는 실리사이드 방지막의 크기는 콘택사이즈 보다 큰 것을 특징으로 하는 시모스 이미지센서의 실리사이드 형성방법.The silicide forming method of the CMOS image sensor, characterized in that the size of the removed silicide prevention layer is larger than the contact size. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 전체 구조상에 실리사이드 방지막을 형성하는 단계는,Forming a silicide prevention layer on the entire structure, 상기 전체 구조 상에 USG 막 또는 HLD 산화막을 형성하는 단계;Forming a USG film or an HLD oxide film on the entire structure; 상기 USG 막 또는 HLD 산화막 상에 반사방지막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 시모스 이미지센서의 실리사이드 형성방법.And forming an anti-reflection film on the USG film or the HLD oxide film.
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KR101128682B1 (en) * 2004-12-30 2012-03-27 매그나칩 반도체 유한회사 Method for fabricating cmos image sensor

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