KR20040057423A - 액정표시장치 - Google Patents

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KR20040057423A
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마원석
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Abstract

소비 전력을 감소시키면서 표시 영역을 효율적으로 사용할 수 있는 액정표시장치가 개시된다. 게이트 구동부는 게이트 구동신호를 발생하는 출력회로 및 게이트 구동신호가 인가되는 다수의 게이트 라인을 선택하는 라인선택회로로 이루어진 복수의 스테이지가 종속적으로 연결된 구성을 갖는다. 또한, 소오스 구동부는 아날로그 영상신호를 출력하는 영상신호 출력부 및 영상신호 출력부로 제공되는 디지털 영상신호의 비트수를 조절하여 아날로그 영상신호가 인가되는 다수의 데이터 라인을 선택하는 비트 선택부로 이루어진다. 따라서, 액정표시장치는 표시 영역을 효율적으로 활용함으로써 전체적인 소비 전력을 감소시킬 수 있다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 소비 전력을 감소시키면서 표시 영역을 효율적으로 활용할 수 있는 액정표시장치에 관한 것이다.
액정표시장치는 정보처리장치로부터 처리된 정보를 사용자가 육안으로 확인할 수 있도록 디스플레이하는 장치이다. 상기 액정표시장치는 영상을 표시하기 위한 표시부, 상기 표시부와 전기적으로 연결되어 상기 표시부에 게이트 구동신호를 제공하기 위한 게이트 구동부 및 아날로그 영상신호를 제공하기 위한 소오스 구동부를 포함한다.
구체적으로, 상기 표시부에는 다수의 화소가 매트릭스 형태로 형성된다. 상기 다수의 화소 각각은 서로 직교하는 게이트 라인과 데이터 라인, 상기 게이트 라인과 데이터 라인에 연결된 박막 트랜지스터(Thin Film Transistor; 이하, TFT) 및 상기 TFT에 연결된 화소 전극으로 이루어진다. 여기서, 다수의 화소가 m×n개로 구비될 경우, 상기 표시부에는 m개의 게이트 라인과 n개의 데이터 라인이 구비된다.
상기 게이트 구동부는 상기 m개의 게이트 라인에 상기 게이트 구동신호를 순차적으로 출력하고, 상기 소오스 구동부는 상기 n개의 데이터 라인에 상기 아날로그 영상신호를 한꺼번에 출력한다. 따라서, 상기 TFT가 상기 게이트 구동신호에 의해서 구동되면, 상기 아날로그 영상신호가 상기 TFT를 경유하여 상기 화소 전극에 인가된다.
상기 게이트 구동부는 하나의 쉬프트 레지스터로 이루어지기 때문에 상기 m개의 게이트 라인에 순차적으로 상기 게이트 구동신호를 출력한다. 그렇기 때문에, 상기 표시부를 부분적으로 구동하고자 할 경우에도 상기 표시부가 전체적으로 구동되는 문제가 발생된다. 상기 표시부 중 필요없는 부분에 상기 게이트 구동신호가 출력되는 것을 제어할 수 없기 때문에 상기 표시부를 효율적으로 활용하기가 어렵다. 뿐만 아니라, 필요없는 부분까지 동작되기 때문에 상기 액정표시장치의 전체적인 소비 전력까지 증가된다.
또한, 상기 소오스 구동부는 상기 아날로그 영상신호가 출력되는 상기 n개의 데이터 라인의 수를 조절할 수 없기 때문에 상황에 따라서 상기 액정표시장치의 해상도를 변경할 수 없다. 따라서, 낮은 해상도로 구현해도 되는 경우에도 상기 소오스 구동부에 의해서 상기 n개의 데이터 라인에 상기 아날로그 영상신호가 출력되기 때문에 상기 액정표시장치의 소비 전력이 증가된다.
따라서, 본 발명의 목적은 소비 전력을 감소시키면서 표시 영역을 효율적으로 사용할 수 있는 액정표시장치를 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 구체적으로 나타낸 평면도이다.
도 2는 도 1에 도시된 게이트 구동부를 구체적으로 나타낸 블록도이다.
도 3은 도 3에 도시된 각 스테이지의 내부 구성을 나타낸 회로도이다.
도 4는 제1 표시 영역이 동작될 때 도 2에 도시된 게이트 구동부의 출력 파형도이다.
도 5는 제2 표시 영역이 동작될 때 도 2에 도시된 게이트 구동부의 출력 파형되이다.
도 6은 도 1에 도시된 소오스 구동부를 구체적으로 나타낸 블록도이다.
도 7은 도 6에 도시된 비트 선택부를 구체적으로 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 액정표시장치 130 : 게이트 구동부
131a : 출력회로 131b : 라인선택회로
131 : 쉬프트 레지스터 140 : 소오스 구동부
141 : 영상신호 출력부 143 : 비트 선택부
Ds1 : 제1 표시 영역 Ds2 : 제2 표시 영역
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일측면에 따른 액정표시장치는, 다수의 게이트 라인 및 다수의 데이터 라인이 구비된 표시부; 상기 다수의 게이트 라인에 각각 연결된 다수의 스테이지가 종속적으로 연결된 구성을 갖고, 각 스테이지가 게이트 구동신호를 발생하기 위한 출력회로 및 상기 게이트 구동신호를대응하는 게이트 라인에 선택적으로 인가하기 위한 라인선택회로로 이루어진 게이트 구동부; 상기 다수의 데이터 라인에 제1 영상신호를 출력하기 위한 소오스 구동부를 포함한다.
또한, 본 발명의 목적을 달성하기 위한 본 발명의 다른 측면에 따른 액정표시장치는, 다수의 게이트 라인 및 다수의 데이터 라인이 구비된 표시부; 제1 영상신호를 제2 영상신호로 변환하여 상기 다수의 데이터 라인에 상기 제2 영상신호를 출력하기 위한 영상신호 출력부 및 상기 영상신호 출력부로 제공되는 상기 제1 영상신호의 비트수를 조절하여 상기 제2 영상신호가 인가되는 상기 다수의 데이터 라인의 수를 결정하기 위한 비트 선택부로 이루어진 소오스 구동부; 및 상기 다수의 게이트 라인에 결합되는 다수의 스테이지가 종속적으로 연결된 구성을 갖고, 상기 다수의 게이트 라인에 순차적으로 게이트 구동신호를 인가하는 게이트 구동부를 포함한다.
이러한 액정표시장치에 따르면, 게이트 구동신호가 인가되는 게이트 라인의 수 및 아날로그 영상신호가 인가되는 데이터 라인의 수를 조절함으로써, 표시 영역을 부분적으로 구동할 수 있고, 그로 인해서 액정표시장치의 전체적인 소비 전력을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치를 구체적으로 나타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(100)는 영상을 표시하는 표시 영역(Ds) 및 상기 표시 영역(Ds)에 인접한 주변 영역(Pr)으로 이루어진다.
상기 표시 영역(Ds)은 다수의 화소가 매트릭스 형태로 형성된다. 상기 다수의 화소 각각은 제1 방향으로 연장된 게이트 라인(GL), 상기 제1 방향과 직교하는 제2 방향으로 연장된 데이터 라인(DL), 상기 게이트 라인(GL)과 상기 데이터 라인(DL)에 연결된 TFT(110) 및 상기 TFT(110)에 결합된 화소 전극(120)으로 이루어진다. 도 1에 도시된 바와 같이, 상기 표시 영역(Ds)에 2n ×2m개의 화소가 형성되므로, 상기 표시 영역(Ds)에는 2n개의 게이트 라인(GL1 ~ GL2n)과 2m개의 데이터 라인(DL1 ~ Dl2m)이 각각 구비된다.
상기 표시 영역(Ds)은 서로 교호적으로 동작하는 제1 및 제2 표시 영역(Ds1, Ds2)으로 나눠진다. 상기 제1 표시 영역(Ds1)에는 상기 2n 개의 게이트 라인(GL1 ~ GL2n) 중 1부터 n까지의 게이트 라인(GL1 ~ GLn)이 배치되고, 상기 제2 표시 영역(Ds2)에는 n+1부터 2n까지의 게이트 라인(GLn+1 ~ G2n)이 배치된다.
따라서, 상기 제1 표시 영역(Ds1)에 구비된 상기 1부터 n까지의 게이트 라인(GL1 ~ GLn)에 게이트 구동신호가 순차적으로 인가되어 상기 제1 표시 영역(Ds)이 온 상태로 동작되면, 상기 제2 표시 영역(Ds2)은 오프 상태로 동작한다. 반면, 상기 제2 표시 영역(Ds2)에 구비된 상기 n+1부터 2n까지의 게이트 라인(GLn+1 ~ GL2n)에 게이트 구동신호가 순차적으로 인가되어 상기 제2 표시 영역(Ds2)이 온 상태로 동작되면, 상기 제1 표시 영역(Ds1)은 오프 상태로 동작한다.
한편, 상기 주변 영역(Pr)에는 상기 2n개의 게이트 라인(GL1 ~ GL2n)의 일단에 연결되어 상기 2n개의 게이트 라인(GL1 ~ GL2n)에 게이트 구동신호를 인가하는 게이트 구동부(130) 및 상기 2m개의 데이터 라인(DL1 ~ DL2m)의 일단에 연결되어 상기 2m개의 데이터 라인(DL1 ~ DL2m)에 영상 신호를 인가하기 위한 소오스 구동부(140)가 각각 배치된다.
도 2는 도 1에 도시된 게이트 구동부를 구체적으로 나타낸 블록도이고, 도 3은 도 3에 도시된 각 스테이지의 내부 구성을 나타낸 회로도이다. 단, 출력회로는 일반적인 구성을 갖기 때문에, 도 3에서 상기 출력회로에 대한 구체적인 설명은 생략하고, 라인선택회로에 대해서 구체적으로 설명하기로 한다.
도 2를 참조하면, 게이트 구동부(130)는 하나의 쉬프트 레지스터로 구성된다. 상기 쉬프트 레지스터는 서로 종속적으로 연결된 복수의 스테이지(SRC1 ~ SRC2n)로 이루어진다.
구체적으로, 상기 쉬프트 레지스터는 1부터 n까지의 게이트 라인(GL1 ~ GLn)에 게이트 구동신호를 순차적으로 출력하기 위한 n개의 스테이지(SRC1 ~ SRCn)로 이루어진 제1 그룹(131) 및 상기 n+1부터 2n까지의 게이트 라인(GLn+1 ~ GL2n)에 게이트 구동신호를 순차적으로 출력하기 위한 n개의 스테이지(SRCn+1 ~ SRC2n)로 이루어진 제2 그룹(132)으로 구분된다.
각 스테이지는 입력단자(IN), 출력단자(OUT), 게이트 출력단자(GOUT), 제어단자(CT), 접지전압단자(VSS), 구동전압단자(VDD), 클럭신호단자(CK), 라인선택신호단자(LS)를 포함한다.
상기 복수의 스테이지(SRC1 ~ SRC2n)는 현재단 출력단자(OUT)가 다음단 입력단자(IN) 및 이전단 제어단자(CT)에 각각 연결됨으로써 서로 종속적으로 연결된다. 또한, 상기 게이트 출력단자(GOUT)는 대응하는 게이트 라인에 각각 연결되어 게이트 구동신호를 제공한다. 즉, 상기 출력단자(OUT)로부터 출력된 신호는 상기 쉬프트 레지스터의 각 스테이지를 동작시키기 위하여 사용된다. 반면에, 상기 게이트 출력단자(GOUT)로부터 출력된 게이트 구동신호는 상기 액정표시장치의 표시 영역에 배치되는 다수의 게이트 라인을 구동시키기 위하여 사용된다.
상기 클럭신호단자(CK)에는 대응하는 클럭신호가 각각 인가된다. 즉, 홀수번째 스테이지(SRC1, SRCn+1)에는 제1 클럭신호(CK)가 제공되고, 짝수번째 스테이지(SRC2, SRC2n)에는 상기 제1 클럭신호(CK)와 반전된 위상을 갖는 제2 클럭신호(CKB)가 제공된다.
한편, 1부터 n까지의 스테이지(SRC1 ~ SRCn)로 이루어진 상기 제1 그룹(131)에는 제1 라인선택신호(LS1)가 제공되고, n+1부터 2n까지의 스테이지(SRCn+1 ~ SRC2n)로 이루어진 상기 제2 그룹(132)에는 상기 제1 라인선택신호(LS1)와 반전된 위상을 갖는 제2 라인선택신호(LS2)가 제공된다.
도 3을 참조하면, 각 스테이지는 출력회로(131a) 및 라인선택회로(131b)를 포함한다. 구체적으로, 상기 출력회로(131a)는 상기 출력단자(OUT) 및 게이트 출력단자(GOUT)로 출력되는 신호를 발생하는 회로이고, 상기 라인선택회로(131b)는 상기 출력회로(131a)로부터 발생된 게이트 구동신호를 상기 게이트 출력단자(GOUT)로제공하는 것을 결정하는 회로이다.
상기 라인선택회로(131b)는 PMOS 트랜지스터(PT), NMOS 트랜지스터(NT) 및 인버터(Invertor; INV)로 구성된다. 구체적으로, 상기 PMOS 트랜지스터(PT)는 드레인이 제1 구동전압단자(Von)에 연결되고, 게이트가 라인선택신호단자(LS)에 연결되며, 소오스가 상기 게이트 출력단자(GOUT)에 연결된 구성을 갖는다. 상기 NMOS 트랜지스터(NT)는 드레인이 상기 인버터(INV)를 거쳐 상기 게이트 출력단자(GOUT)에 연결되고, 게이트가 상기 출력회로(131a)의 제1 노드(N1)에 연결되며, 소오스가 제2 구동전압단자(Voff)에 연결된다.
상기 라인선택신호단자(LS)에 상기 POMS 트랜지스터(NT)를 턴-온시키기 위한 제1 전압레벨을 갖는 상기 제1 또는 제2 라인선택신호(LS1, LS2)가 제공되면, 상기 PMOS 트랜지스터(PT)가 턴-온된다. 상기 PMOS 트랜지스터(PT)를 통해 제공된 구동전압(VDD) 및 상기 출력회로(131a)로부터 제공되는 출력신호에 의해서 상기 NMOS 트랜지스터(NT)가 턴-온된다. 이후, 상기 NMOS 트랜지스터(NT)의 소오스로 인가된 상기 제2 구동전압(Voff)이 상기 인버터(INV)를 거쳐 제1 구동전압(Von)으로 반전되어 상기 게이트 출력단자(GOUT)로 출력된다.
한편, 상기 라인선택신호단자(LS)에 상기 PMOS 트랜지스터(PT)를 턴-오프시키기 위한 제2 전압레벨을 갖는 상기 제1 또는 제2 라인선택신호(LS1, LS2)가 제공되면, 상기 PMOS 트랜지스터(PT)가 턴-오프된다. 상기 PMOS 트랜지스터(PT)가 턴-오프 됨에 따라서 상기 NMOS 트랜지스터(NT)가 턴-오프 상태를 유지하기 때문에 상기 게이트 출력단자(GOUT)로부터 아무런 신호도 출력되지 않는다.
도 4는 제1 표시 영역이 동작될 경우 쉬프트 레지스터의 출력 파형도이고, 도 5는 제2 표시 영역이 동작될 경우 쉬프트 레지스터의 출력 파형도이다.
도 4를 참조하면, 상기 제1 그룹에 속하는 각 스테이지로 제1 전압레벨을 갖는 상기 제1 라인선택신호(LS1)가 제공되면, 각 스테이지는 순차적으로 증가되면서 대응하는 게이트 라인에 게이트 구동신호를 출력한다. 따라서, 상기 제1 표시 영역(Ds1)에 배치되는 1부터 n까지의 게이트 라인(GL1 ~ GLn)에는 순차적으로 하이 구간을 갖고 발생된 상기 게이트 구동신호가 제공된다.
한편, 상기 제2 그룹에 속하는 각 스테이지에는 상기 제1 라인선택신호(LS1)와 반전된 위상을 갖고 발생되어 제2 전압레벨을 갖는 상기 제2 라인선택신호(LS2)가 제공되기 때문에 각 스테이지의 게이트 출력단자에는 게이트 구동신호가 출력되지 않는다. 따라서, 상기 제2 표시 영역(Ds2)에 배치되는 n+1부터 2n까지의 게이트 라인(GLn+1 ~ GL2n)에는 상기 게이트 구동신호가 제공되지 않는다.
이로써, 상기 액정표시장치는 상기 제2 표시 영역(Ds2)이 동작하지 않는 상태에서 상기 제1 표시 영역(Ds1)에서만 영상을 표시하게된다.
반면에, 도 5에 도시된 바와 같이 상기 제2 그룹에 속하는 각 스테이지로 상기 제1 전압레벨을 갖는 상기 제2 라인선택신호(LS2)가 제공되면, 각 스테이지는 순차적으로 증가되면서 대응하는 게이트 라인에 게이트 구동신호를 출력한다. 따라서, 상기 제2 표시 영역(Ds2)에 배치되는 n+1부터 2n까지의 게이트 라인(GLn+1 ~ GL2n)에는 순차적으로 하이 구간을 갖는 상기 게이트 구동신호가 제공된다.
한편, 상기 제1 그룹에 속하는 각 스테이지에는 상기 제2 전압레벨을 갖는상기 제1 라인선택회로(LS1)가 제공되기 때문에 각 스테이지의 게이트 출력단자에는 게이트 구동신호가 출력되지 않는다. 따라서, 상기 제1 표시 영역(Ds1)에 배치되는 1부터 n까지의 게이트 라인(GL1 ~ GLn)에는 상기 게이트 구동신호가 제공되지 않는다.
따라서, 상기 액정표시장치는 상기 제1 표시 영역(Ds1)이 동작하지 않는 상태에서 상기 제2 표시 영역(Ds2)에서만 영상을 표시하게 된다. 이와 같이, 상기 제1 및 제2 표시 영역(Ds1, Ds2) 중 일부 또는 전체를 선택하여 영상을 표시할 경우, 영상이 표시되는 영역만을 동작시킴으로써 상기 액정표시장치의 소비 전력을 감소시킬 수 있다.
도 1 내지 도 5에서는 상기 표시 영역(Ds)이 두 개의 표시 영역(Ds1, Ds2)으로 분리된 구조만을 도시하였으나, 상기 액정표시장치(100)는 두 개 이상으로 분리된 표시 영역을 구비할 수도 있다.
도 6은 도 1에 도시된 소오스 구동부를 구체적으로 나타낸 블록도이고, 도 7은 도 6에 도시된 비트선택회로를 구체적으로 나타낸 도면이다.
도 6을 참조하면, 소오스 구동부(140)는 영상신호 출력부(141) 및 비트 선택부(143)를 포함한다. 상기 영상신호 출력부(141)는 상기 액정표시장치의 표시 영역에 구비되는 2m개의 데이터 라인(DL1 ~ DL2m)에 아날로그 영상신호를 각각 제공하기 위한 2m개의 출력회로로 이루어진다. 상기 각 출력회로는 D/A 컨버터(미도시) 및 레벨 쉬프터(미도시)로 구성된다.
상기 D/A 컨버터는 입력단을 통해 제공된 디지털 영상신호를 상기 아날로그영상신호로 변환하고, 상기 레벨 쉬프터는 상기 아날로그 영상신호의 전압레벨을 업 또는 다운시켜 대응하는 상기 2m개의 데이터 라인(DL1 ~ DL2m)으로 각각 제공한다.
여기서, 상기 각 출력회로의 입력단을 통해 제공되는 상기 디지털 영상신호의 비트수에 의해서 상기 아날로그 영상신호가 제공되는 상기 2m개의 데이터 라인의(DL1 ~ DL2m) 수가 결정된다. 즉, 도면에 도시된 바와 같이, 상기 디지털 영상신호의 비트수가 8개라면, 상기 아날로그 영상신호가 제공되는 상기 2m개의 데이터 라인의 수(DL1 ~ DL2m)는 28개가 된다.
상기 비트 선택부(143)는 8개의 입력단을 갖는 28개의 상기 출력회로에 연결되어 상기 입력단으로 제공되는 제1 내지 제8 디지털 영상신호(D1 ~ D8)를 선택한다. 즉, 상기 비트 선택부(143)는 8개의 입력단자와 8개의 출력단자를 구비하여 상기 8 개의 입력단자에 상기 제1 내지 제8 디지털 영상신호(D1 ~ D8)가 각각 제공되더라도, 상기 출력회로의 입력단은 상기 비트 선택부(143)에 의해서 선택된 신호만을 입력받는다.
상기 비트 선택부(143)로부터 8개의 출력단자에 상기 제1 내지 제8 디지털 영상신호(D1 ~ D8)가 각각 출력되면, 28개의 상기 출력회로 각각에 상기 제1 내지 제8 디지털 영상신호(D1 ~ D8)가 입력된다. 그러나, 상기 비트 선택부(143)의 입력단자가 8개임에도 불구하고 4개의 출력단자에만 상기 제1 내지 제4 디지털 영상신호(D1 ~ D4)가 출력되면, 24개의 출력회로로 이루어진 제1 그룹(141a)에 상기 제1 내지 제4 디지털 영상신호(D1 ~ D4)가 각각 입력된다.
즉, 상기 4개의 출력단자에만 상기 제1 내지 제4 디지털 영상신호(D1 ~ D4)가 각각 출력되면, 1부터 m까지의 출력회로로 이루어진 제1 그룹(141a)이 구동되고, m+1부터 2m까지의 출력회로로 이루어진 제2 그룹(141b)은 구동되지 않는다.
따라서, 2m개의 데이터 라인(DL1 ~ DL2m) 중 1부터 m까지의 데이터 라인(DL1 ~ DLm)에만 상기 아날로그 영상신호가 각각 출력되고, m+1부터 2m까지의 데이터 라인(DLm+1 ~ DL2m)에는 상기 아날로그 영상신호가 출력되지 않는다.
도 7에 도시된 바와 같이, 상기 비트 선택부(143)는 제1 내지 제8 AND 게이트(A1, A2, A3, A4, A5, A6, A7, A8)로 이루어진다. 상기 AND 게이트(A1 ~ A8) 각각의 제1 입력단자에는 제1 내지 제8 디지털 영상신호(D1, D2, D3, D4, D5, D6, D7, D8)가 각각 입력되고 제2 입력단자에는 제1 내지 제8 비트선택신호(C1, C2, C3, C4, C5, C6, C7, C8)가 입력된다. 따라서, 상기 제1 내지 제8 비트선택신호(C1 ~ C8)의 상태에 따라서 상기 제1 내지 제8 AND 게이트(A1 ~ A8)의 출력신호가 결정된다.
즉, 상기 제1 입력단자에 상기 제1 내지 제8 디지털 영상신호(D1 ~ D8)가 입력됨에도 불구하고, 상기 제1 내지 제9 비트선택신호(C1 ~ C8)가 로우 상태를 유지하고 있으면, 상기 제1 내지 제8 AND 게이트(A1 ~ A8)의 출력단자에는 상기 제1 내지 제8 디지털 영상신호(D1 ~ D8)가 각각 출력되지 못한다.
여기서는 상기 제1 내지 제4 AND 게이트(A1 ~ A5)의 제2 입력단자로 각각 제공되는 제1 내지 제4 비트선택신호(C1 ~ C4)가 하이 상태로 유지되고, 제5 내지 제8 AND 게이트(A5 ~ A8)의 제2 입력단자로 각각 제공되는 제5 내지 제8 비트선택신호(C5 ~ C8)가 로우 상태로 유지된다. 상기 제1 내지 제4 비트선택신호(C1 ~ C4)에 의해서 상기 제1 내지 제4 AND 게이트(A1 ~ A4)의 출력단자에서만 상기 제1 입력단자로 제공되는 상기 제1 내지 제4 디지털 영상신호(D1 ~ D4)가 각각 출력된다.
따라서, 상기 2m개의 데이터 라인(DL1 ~ DL2m) 중 1부터 m까지의 데이터 라인(DL1 ~ DLm)에만 상기 아날로그 영상신호가 각각 제공된다. 이로써, 환경에 따라서 상기 액정표시장치의 해상도를 적절하게 조절할 수 있다.
도 6 및 도 7에서는 8비트의 입력단을 갖는 상기 영상신호 출력부(141)를 도시하였지만, 본 발명은 여기에 한정되지 않으며 상기 비트수는 액정표시장치에 따라서 다양하게 변경될 수 있다.
이와 같은 액정표시장치에 따르면, 게이트 구동부 및 소오스 구동부는 게이트 구동신호가 인가되는 게이트 라인의 수 및 아날로그 영상신호가 인가되는 데이터 라인의 수를 각각 조절할 수 있도록 구성된다.
따라서, 상기 게이트 및 소오스 구동부는 표시 영역의 일부 또는 전체를 선택하여 상황에 따라서 적절하게 구동시킴으로써 상기 표시 영역을 효율적으로 활용할 수 있다.
또한, 상기 표시 영역 중 영상이 표시되지 않음에도 불구하고 동작되는 부분이 발생되는 것을 방지할 수 있음으로써, 상기 액정표시장치의 전체적인 소비 전력을 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 다수의 게이트 라인 및 다수의 데이터 라인이 구비된 표시부;
    상기 다수의 게이트 라인에 각각 연결된 다수의 스테이지가 종속적으로 연결된 구성을 갖고, 각 스테이지가 게이트 구동신호를 발생하기 위한 출력회로 및 상기 게이트 구동신호를 대응하는 게이트 라인에 선택적으로 인가하기 위한 라인선택회로로 이루어진 게이트 구동부;
    상기 다수의 데이터 라인에 제1 영상신호를 출력하기 위한 소오스 구동부를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서, 상기 표시부는 상기 다수의 게이트 라인 중 제1 그룹이 배치된 제1 표시 영역 및 상기 다수의 게이트 라인 중 제2 그룹이 배치된 제2 표시 영역으로 이루어진 것을 특징으로 하는 액정표시장치.
  3. 제2항에 있어서, 상기 제1 및 제2 표시 영역은 교호적으로 구동되는 것을 특징으로 하는 액정표시장치.
  4. 제2항에 있어서, 상기 라인선택회로는,
    상기 제1 그룹에 연결된 상기 다수의 스테이지에 각각 내장되고, 제1 라인선택신호에 응답하여 상기 게이트 구동신호를 상기 대응하는 게이트 라인에 출력하기위한 제1 라인선택회로; 및
    상기 제2 그룹에 연결된 상기 다수의 스테이지에 각각 내장되고, 상기 제1 라인선택신호와 반전된 위상을 갖는 제2 라인선택신호에 응답하여 상기 게이트 구동신호를 상기 대응하는 게이트 라인에 출력하기 위한 제2 라인선택회로를 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서, 상기 소오스 구동부는,
    제2 영상신호를 상기 제1 영상신호로 변환하여 상기 다수의 데이터 라인에 상기 제1 영상신호를 출력하기 위한 영상신호 출력부; 및
    상기 영상신호 출력부로 제공되는 상기 제2 영상신호의 비트수를 조절하여 상기 제1 영상신호가 인가되는 상기 다수의 데이터 라인의 수를 결정하기 위한 비트 선택부로 이루어진 것을 특징으로 하는 액정표시장치.
  6. 제5항에 있어서, 상기 제1 영상신호는 디지털 형태를 갖는 영상신호이고, 상기 제2 영상신호는 아날로그 형태를 갖는 영상신호인 것을 특징으로 하는 액정표시장치.
  7. 다수의 게이트 라인 및 다수의 데이터 라인이 구비된 표시부;
    제1 영상신호를 제2 영상신호로 변환하여 상기 다수의 데이터 라인에 상기 제2 영상신호를 출력하기 위한 영상신호 출력부 및 상기 영상신호 출력부로 제공되는 상기 제1 영상신호의 비트수를 조절하여 상기 제2 영상신호가 인가되는 상기 다수의 데이터 라인의 수를 결정하기 위한 비트 선택부로 이루어진 소오스 구동부; 및
    상기 다수의 게이트 라인에 결합되는 다수의 스테이지가 종속적으로 연결된 구성을 갖고, 상기 다수의 게이트 라인에 순차적으로 게이트 구동신호를 인가하는 게이트 구동부를 포함하는 것을 특징으로 하는 액정표시장치.
  8. 제7항에 있어서, 상기 비트 선택부는 상기 제1 영상신호를 입력받는 제1 입력단자 및 상기 제1 영상신호의 출력을 제어하기 위한 선택신호를 입력받는 제2 입력단자로 이루어진 AND 게이트를 상기 제1 영상신호의 비트수만큼 구비하는 것을 특징으로 하는 액정표시장치.
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