KR20040056195A - Method for forming of mos transistor - Google Patents
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Abstract
Description
본 발명은 비트라인 콘택 마스크를 이용하여 소오스 영역의 게이트 스페이서를 추가로 식각한 후 임플란트 공정을 진행하여 충분한 정션을 확보함으로써 동일 면적에서 MOS 트랜지스터의 전류 구동 능력을 극대화하기 위한 MOS 트랜지스터의 형성 방법에 관한 것이다.The present invention relates to a method of forming a MOS transistor for maximizing the current driving capability of the MOS transistor in the same area by additionally etching the gate spacer of the source region using a bit line contact mask and then performing an implant process. It is about.
반도체장치의 집적도가 높아짐에 따라 소자의 크기뿐만 아니라 수직구조의 감소(vertical scale down)가 요구되고 있다. 이러한 수직구조의 감소 중에서 가장 중요한 것으로 접합(junction) 깊이의 감소를 들 수 있다.As the degree of integration of semiconductor devices increases, not only the size of devices but also vertical scale down are required. The most important of these vertical structures is the reduction in junction depth.
그러나, 종래의 트랜지스터 제조 공정시 게이트의 선폭이 감소하여 정션이 충분히 확보되지 않아서 쇼트 채널효과(short channel effect)에 따라 문턱전압(threshold voltage)이 급격히 감소하며 동시에 핫 캐리어 효과(hot carrier effect)도 심하게 발생하게 되는 문제점이 있었다.However, in the conventional transistor fabrication process, the gate width is reduced, so that the junction is not sufficiently secured, so the threshold voltage is drastically reduced due to the short channel effect, and at the same time, the hot carrier effect is also achieved. There was a problem that occurred badly.
이러한 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 아래에 도시된 도면을 참조하여 설명하면 다음과 같다.Referring to the drawings shown below the problem of the transistor manufacturing method according to the prior art as follows.
도1a 내지 도1f는 종래 기술에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.1A to 1F are directed to a method of manufacturing a MOS transistor according to the prior art.
우선, 도1a를 참조하면 반도체 기판(100) 상에 상부에 증착되는 패드 질화막의 완충막 역할을 하도록 패드 산화막(101)을 형성한 후 트렌치 식각 공정시 마스크 역할을 하는 패드 질화막(102)을 증착하고, 그 상부에 트렌치 식각 마스크를 형성하기 위한 포토레지스트 패턴(103)을 형성한다. 상기 포토레지스트 패턴(103)을 이용하여 트렌치 식각 패턴을 형성하기 위한 식각 공정을 진행하여 패드 질화막(102)을 패터닝한다. 상기의 패터닝된 패드 질화막(102)을 마스크로 이용한 식각 공정을 진행하여 트렌치(104)를 형성한 후 포토레지스트 패턴(103)을 제거한다.First, referring to FIG. 1A, a pad oxide film 101 is formed on the semiconductor substrate 100 to act as a buffer film of a pad nitride film deposited thereon, and then a pad nitride film 102 serving as a mask during a trench etching process is deposited. A photoresist pattern 103 for forming a trench etch mask is formed thereon. The pad nitride layer 102 is patterned by performing an etching process for forming a trench etching pattern using the photoresist pattern 103. After forming the trench 104 by performing the etching process using the patterned pad nitride layer 102 as a mask, the photoresist pattern 103 is removed.
그리고 나서, 도1b에 도시된 바와 같이 HDP 산화막을 증착한 후 CMP 공정을 진행하여 소자분리막(104')을 형성하고, 패드 질화막(102) 및 패드 산화막(101)을 제거한다.After the deposition of the HDP oxide film as shown in FIG. 1B, the CMP process is performed to form the device isolation film 104 ′, and the pad nitride film 102 and the pad oxide film 101 are removed.
상기 소자 분리막이 형성된 결과물 상에 N-웰을 형성하기 위한 포토레지스트 패턴(105)을 형성한 후 임플란트 공정을 진행하여 N-웰(미도시함)을 형성한다.After forming the photoresist pattern 105 for forming the N-well on the resultant device is formed, the implant process is performed to form an N-well (not shown).
이어서, 도1d에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(106)을 형성한 후 폴리실리콘(107), 텅스텐실리사이드(108) 및 하드마스크(109)를 차례로 증착한 다음, 게이트를 패터닝 하기 위한 포토레지스트 패턴(110)을 형성한다.Subsequently, as shown in FIG. 1D, an oxidation process is performed to form a gate oxide layer 106, and then polysilicon 107, tungsten silicide 108, and hard mask 109 are sequentially deposited, and then the gate is patterned. The photoresist pattern 110 is formed.
상기 포토레지스트 패턴(110)을 이용한 식각 공정을 진행하여 게이트(G)를 형성한 후 포토레지스트 패턴(110)을 제거한다.After the etching process using the photoresist pattern 110 is performed to form the gate G, the photoresist pattern 110 is removed.
그런 다음, 도1e에 도시된 바와 같이 상기 결과물 상부 전면에 산화막을 증착한후 에치백하여 게이트(G)의 측면에 라운딩 형상의 스페이서(111)를 형성한 후이를 마스크로 상기 반도체기판(100)상에 P+이온을 이용한 1차 임플란트 공정을 진행하여 소오스/드레인영역(112)을 형성한다. 이때, 1차 임플란트 공정에 의한 이온 주입 영역은 후속 열 공정에 의한 영향을 받게 되어, 채널쪽으로 확산되어 숏 채널 효과(Short Channel Effect)가 커짐으로써 게이트 스페이서가 충분히 남아있어야만 정상적인 트랜지스터로 동작할 수 있게된다.Then, as illustrated in FIG. 1E, an oxide film is deposited on the entire upper surface of the resultant material, and then etched back to form a rounded spacer 111 on the side of the gate G. The semiconductor substrate 100 is then used as a mask. The source / drain region 112 is formed by performing a primary implant process using P + ions thereon. At this time, the ion implantation region by the primary implant process is affected by the subsequent thermal process, and diffused toward the channel to increase the short channel effect so that the gate spacer must remain enough to operate as a normal transistor. do.
상기 소오스/드레인이 형성된 결과물 상에 도1f에 도시된 바와 같이, 제 1 층간 절연막(112)을 증착한 후 비트라인 콘택을 형성하기 위한 포토레지스트 패턴(113)을 형성한 다음 식각 공정을 진행하여 비트라인 콘택을 형성한 후 상기 포토레지스트 패턴(113)을 제거하고 P+이온을 이용하여 2차 임플란트 공정을 진행한다.As shown in FIG. 1F, the first interlayer insulating layer 112 is deposited on the resultant source / drain formation, a photoresist pattern 113 for forming a bit line contact is formed, and then an etching process is performed. After forming the bit line contact, the photoresist pattern 113 is removed and a second implant process is performed using P + ions.
그러나, 이러한 종래의 기술에 의한 트랜지스터 제조 방법은 게이트 스페이서(111) 식각 공정시 스페이서가 식각 되지 않고 남아 있거나, 상기 도1e의 A 부분과 같이 면적이 충분하지 않아 P+ 임플란트 공정시 스페이서에 의해 정션이 충분히 확보되지 않아서 트랜지스터의 소오스 영역이 제대로 형성되지 못하는 문제점이 있었다.However, in the transistor manufacturing method according to the related art, the spacer is not etched during the etching of the gate spacer 111 or the area is not sufficient as the portion A of FIG. 1E, so that the junction is separated by the spacer during the P + implant process. There was a problem that the source region of the transistor was not formed properly because it was not sufficiently secured.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트와 게이트 사이의 거리가 좁아 게이트 스페이서가 식각 되지 않거나, 상기 게이트 스페이서 사이의 면적이 좁아 임플란트 공정이 충분히 이루어지지 않아서 정션이 이루어지지 못한 부분에 대하여 비트라인 콘택 마스킹 공정시 게이트 스페이서를 한번 더 식각한 후 추가의 임플라트 공정을 진행함으로써 충분한 정션을 확보할 수 있는 MOS 트랜지스터의 형성 방법을 제공하기 위한 것이다.According to the present invention for solving the above problems, the gate spacer is not etched because the distance between the gate and the gate is narrow or the area between the gate spacers is narrow and the implant process is not sufficiently performed so that the bit is not formed at the junction. In the line contact masking process, the gate spacer is etched once more, and then an additional implant process is performed to provide a method of forming a MOS transistor capable of securing a sufficient junction.
도1a 내지 도1f는 종래 기술에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.1A to 1F are directed to a method of manufacturing a MOS transistor according to the prior art.
도2a 내지 도2h는 본 발명에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.2A to 2H relate to a method of manufacturing a MOS transistor according to the present invention.
도3은 본 발명에 의해 형성된 MOS 트랜지스터를 나타낸 단면도이다.3 is a cross-sectional view showing a MOS transistor formed by the present invention.
도4는 본 발명에 의한 트랜지스터의 특성을 나타낸 그래프이다.4 is a graph showing the characteristics of the transistor according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 104' : 소자분리막100 semiconductor substrate 104 'device isolation film
111 : 게이트 스페이서 112 : 소오스/드레인 영역111: gate spacer 112: source / drain region
113 : 층간 절연막 116 : 비트라인113: interlayer insulating film 116: bit line
B : 비트라인 콘택B: Bitline contact
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조 및 게이트를 형성한 반도체 기판 상에 게이트 스페이서를 형성하고 층간 절연막을 증착한 후 1 차 임플란트 공정을 진행하여 소스/드레인영역을 형성하는 단계와, 상기 소오스 영역의 게이트 스페이서를 비트라인 콘택 마스크를 이용하여 추가로 식각하여 소오스 영역을 오픈시킨 후 2차 임플란트 공정을 진행하는 단계와, 상기 비트라인 콘택에 금속막을 증착하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법에 관한 것이다.The present invention for realizing the above object is a step of forming a source / drain region by forming a gate spacer on a semiconductor substrate on which a predetermined substructure and a gate are formed, depositing an interlayer insulating film, and performing a first implant process. And further etching the gate spacer of the source region using a bit line contact mask to open the source region, and then performing a second implant process, and depositing a metal film on the bit line contact to form a bit line. It relates to a method of forming a MOS transistor comprising a step.
이와 같이 본 발명에 따르면, 게이트와 게이트 사이의 면적이 좁은 영역의 비트라인 콘택 마스킹 공정시 게이트 스페이서를 한번더 식각한 후 임플라트 공정을 진행함으로써 충분한 정션을 확보하여 MOS 트랜지스터의 두께를 극대화하여 전류의 구동 능력을 향상시킬 수 있다.As described above, according to the present invention, the gate spacer is etched once more in the bit line contact masking process in the area between the gate and the gate, and then the implant process is performed to secure sufficient junction to maximize the thickness of the MOS transistor. The driving ability of the current can be improved.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도2a 내지 도2h는 본 발명에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.2A to 2H relate to a method of manufacturing a MOS transistor according to the present invention.
먼저, 도2a를 참조하면 반도체 기판(100) 상에 상부에 증착되는 패드 질화막의 완충막 역할을 하도록 패드 산화막(101)을 형성한 후 트렌치 식각 공정시 마스크 역할을 하는 패드 질화막(102)을 증착한다.First, referring to FIG. 2A, the pad oxide layer 101 is formed on the semiconductor substrate 100 to act as a buffer layer of the pad nitride layer deposited thereon, and then the pad nitride layer 102 serving as a mask during the trench etching process is deposited. do.
그리고 나서, 그 상부에 트렌치 식각 마스크를 형성하기 위한 제 1 포토레지스트 패턴(103)을 형성한다. 상기 제 1 포토레지스트 패턴(103)을 이용하여 트렌치 식각 패턴을 형성하기 위한 식각 공정을 진행하여 패드 질화막(102)을 패터닝 한다. 상기의 패터닝된 패드 질화막(102)을 마스크로 이용한 식각 공정을 진행하여 트렌치(104)를 형성한 후 제 1 포토레지스트 패턴(103)을 제거한다.Thereafter, a first photoresist pattern 103 for forming a trench etch mask is formed thereon. The pad nitride layer 102 is patterned by performing an etching process to form a trench etching pattern using the first photoresist pattern 103. An etching process using the patterned pad nitride layer 102 as a mask is performed to form the trench 104, and then the first photoresist pattern 103 is removed.
그리고 나서, 도2b에 도시된 바와 같이 갭필 산화막(104)으로 HDP 산화막을 증착한 후 CMP 공정을 진행하여 소자분리막(104')을 형성하고, 습식각 공정을 진행하여 패드 질화막(102) 및 패드 산화막(101)을 제거한다.Then, as shown in FIG. 2B, after the HDP oxide film is deposited on the gapfill oxide film 104, the CMP process is performed to form the device isolation film 104 ′, and the wet etching process is performed to perform the pad nitride film 102 and the pad. The oxide film 101 is removed.
이어서, 도2c에 도시된 바와 같이 소자 분리막이 형성된 결과물 상에 N-웰을 형성하기 위한 제 2 포토레지스트 패턴(105)을 형성한 후 임플란트 공정을 진행하여 N-웰(미도시함)을 형성한다.Subsequently, as shown in FIG. 2C, the second photoresist pattern 105 for forming the N-well is formed on the resultant device on which the device isolation layer is formed, and then an implant process is performed to form an N-well (not shown). do.
그런 후에 도2d에 도시된 바와 같이, 열산화 공정을 진행하여 게이트 산화막(106)을 형성한 후 폴리실리콘(107), 텅스텐실리사이드(108) 및 하드마스크(109)를 차례로 증착한 다음, 게이트를 패터닝 하기 위한 제 3 포토레지스트 패턴(110)을 형성한다. 상기 제 3 포토레지스트 패턴(110)을 이용한 식각 공정을 진행하여 게이트(G)를 형성한 후 제 3 포토레지스트 패턴(110)을 제거한다.Thereafter, as shown in FIG. 2D, a thermal oxidation process is performed to form a gate oxide layer 106, and then polysilicon 107, tungsten silicide 108, and hard mask 109 are sequentially deposited, and then the gate is deposited. A third photoresist pattern 110 is formed for patterning. An etching process using the third photoresist pattern 110 is performed to form the gate G, and then the third photoresist pattern 110 is removed.
상기 결과물 상부 전면에 도2e에 도시된 바와 같이 산화막을 증착한후 에치백하여 게이트(G)의 측면에 라운딩 형상의 스페이서(111)를 형성한 후 이를 마스크로 상기 반도체기판(100)상에 P+이온을 이용한 1차 임플란트 공정을 진행하여 소스/드레인영역(112)을 형성한다.As shown in FIG. 2E, an oxide film is deposited on the entire upper surface of the resultant material and then etched back to form a rounded spacer 111 on the side of the gate G, and then, P is formed on the semiconductor substrate 100 using a mask. The source / drain region 112 is formed by performing a primary implant process using + ions.
이어서, 상기의 소오스/드레인이 형성된 결과물 상에 도2f에 도시된 바와 같이, 층간 절연막(113)을 증착한 다음 비트라인 콘택을 형성하기 위한 제 4 포토레지스트 패턴(114)을 형성한후 이를 마스크로 비트라인을 형성하는데, 이때 상기 비트라인 콘택을 형성하기 위한 식각 공정은 소오스 영역의 반도체 기판(100)이 드러나도록 게이트 스페이서(111)의 일부를 식각한다.Subsequently, as illustrated in FIG. 2F, a fourth photoresist pattern 114 for forming a bit line contact is formed after depositing an interlayer insulating layer 113 on the resultant source / drain formation. To form a bit line, an etching process for forming the bit line contact may etch a portion of the gate spacer 111 to expose the semiconductor substrate 100 in the source region.
그리고 나서, 도2g에 도시된 바와 같이 임플란트 공정시의 마스크 역할을 하기 위한 제 5 포토레지스트 패턴(115)을 형성한 후 이를 마스크로 하여 P+불순물 로 2차 임플란트 공정을 진행한다.Then, as illustrated in FIG. 2G, a fifth photoresist pattern 115 for forming a mask in the implant process is formed, and a second implant process is performed using P + impurities as a mask.
이때, 소오스 영역이 오픈되어 있기 때문에 반도체 기판(100)의 소오스 영역에 충분한 정션이 형성된다.At this time, since the source region is open, a sufficient junction is formed in the source region of the semiconductor substrate 100.
그런 다음 도2h에 도시된 바와 같이, 비트라인 콘택에 Ti/TiN을 증착한 후 비트라인으로 사용될 텅스텐막을 증착한후 마스킹 공정을 진행하여 비트라인(116)을 형성한다.Then, as shown in FIG. 2H, after depositing Ti / TiN on the bit line contact, a tungsten film to be used as a bit line is deposited, and a masking process is performed to form the bit line 116.
도3은 본 발명에 의해 형성된 MOS 트랜지스터를 나타낸 단면도로 여기에 도시된 바와 같이 MOS 트랜지스터의 게이트 사이의 면적을 넓힌 후 추가로 P+이온을 주입함으로써 소오스 영역에 충분한 정션을 확보하였고, 소오스의 상부에는 비트라인 콘택(B)만이 형성되어 확장된 트랜지스터의 면적으로 인해 전류를 증가시킬 수 있다.3 is a cross-sectional view showing a MOS transistor formed by the present invention, as shown here, by increasing the area between the gates of the MOS transistor and additionally injecting P + ions to ensure sufficient junction in the source region, and top of the source. Only a bit line contact B is formed at the top to increase the current due to the area of the expanded transistor.
도4는 본 발명에 의한 트랜지스터의 특성을 나타낸 그래프이다.4 is a graph showing the characteristics of the transistor according to the present invention.
여기에 도시된 바와 같이 게이트 스페이서를 콘택 마스크를 이용하여 식각함으로써 게이트 스페이서의 두께가 얇게 되어도, 예를 들어 250Å 이상만 남게되어도 숏 채널 효과(Short Channel Effect)를 유발시키지 않게 되어 결과적으문턱 전압 변화에는 거의 영향을 주지 않게된다.As shown here, by etching the gate spacers using a contact mask, even if the thickness of the gate spacers becomes thin, for example, only 250 μs or more is left, the short channel effect is not induced, resulting in a change in the threshold voltage. Will have little effect.
상기한 바와 같이 본 발명은 고도 기술로 발전 하면서 사용되는 면적의 감소로 인한 트랜지스터의 폭 감소로 인해 사용되지 않던 부분을 추가의 공정 없이 트랜지스터 폭으로 사용가능 하도록 하여 기존의 MOS 트랜지스터의 두께를 극대화하여 전류의 구동 능력을 향상시킬 수 있는 이점이 있다.As described above, the present invention maximizes the thickness of an existing MOS transistor by enabling the part which was not used due to the decrease in the width of the transistor due to the decrease in the area used during the development of the high technology, to be used in the width of the transistor without additional processing. There is an advantage that can improve the driving ability of the current.
또한, 게이트 스페이서의 두께가 얇아도 숏 채널 효과가 유발되지 않으므로 MOS의 문턱 전압의 변화를 감소시켜 소자의 신뢰성을 확보할 수 있는 이점이 있다.In addition, even if the thickness of the gate spacer is thin does not cause a short channel effect has the advantage of reducing the change in the threshold voltage of the MOS to ensure the reliability of the device.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20110325 Year of fee payment: 7 |
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